静电放电保护电路制造技术

一静电放电保护电路与一输入垫连结并用来散逸静电放电电流。其中该静电放电保护电路包含一具有第一导电型的基板，一位于该基板中并具有第二导电型的第一井，与一位于该第一井中并具有第一导电型的第二井。所述的保护电路进一步包含一位于该第一井中的二极管组件，且该二极管组件包含一具有第一导电型的第一端与一具有第二导电型的第二端，其中该第一端电连接于该输入垫。进一步而言，该保护电路还有一具有第二导电型且位于该第一井中的第一掺杂区且该第一掺杂区电连接于该输入垫，以及一具有第一导电型且位于该基板中的第二掺杂区，该第一掺杂区电连接于地，其中在输入垫与第二掺杂区间有一通道供静电放电电流放电。

【技术实现步骤摘要】
【专利摘要】一静电放电保护电路与一输入垫连结并用来散逸静电放电电流。其中该静电放电保护电路包含一具有第一导电型的基板，一位于该基板中并具有第二导电型的第一井，与一位于该第一井中并具有第一导电型的第二井。所述的保护电路进一步包含一位于该第一井中的二极管组件，且该二极管组件包含一具有第一导电型的第一端与一具有第二导电型的第二端，其中该第一端电连接于该输入垫。进一步而言，该保护电路还有一具有第二导电型且位于该第一井中的第一掺杂区且该第一掺杂区电连接于该输入垫，以及一具有第一导电型且位于该基板中的第二掺杂区，该第一掺杂区电连接于地，其中在输入垫与第二掺杂区间有一通道供静电放电电流放电。【专利说明】静电放电保护电路
本专利技术是有关于一静电放电保护电路，特别是针对具有低漏电流的静电放电保护电路。
技术介绍
保护组件避免受到静电放电的破坏对于熟悉技艺的人士而言一直是个挑战，传统的静电放电保护电路主要包含一二极管联结的一端与输出入垫进行电耦接，另一端与接地端相连以用来散逸通过电路的高电流。一般而言，二极管联结具有一与基板电性相反的井用来容置二极管的两端，然而，二极管的一端和井与基板会形成一寄生的双极晶体管(BJT)，成为在正常操作时，例如在输出入垫加一 10伏的偏压时所不欲见的的漏电通道，因此静电放电保护电路所造成的能耗成了 一个主要的缺点。除了漏电之外，另外对于传统的静电放电保护电路设计的挑战是逐渐缩减的布局面积，由于对于小尺寸电子组件的追求，对于电路设计人员的限制也渐增，除了要保护自输出入垫所进入的静电放电，对于逆向的负压的静电放电也是有必要存在，因此通常在设计时需将额外区域保留用以加入一个逆向二极管来散逸负压的静电放电。然而，所牺牲的区域将会对晶体管的密度造成缩减。因此，如何能避免不必要的漏电流自静电放电保护电路流出与如何在最小面积下设计出一可供负压的静电放电是一重要课题。
技术实现思路
本专利技术的目的是要提供一静电放电保护电路，此静电放电保护电路具有一井嵌于一基板中，该井所具有的导电型与基板的导电型相反，且该井环绕一二极管用来散逸静电放电电流。另外，一掺杂区形成于该井中并电耦接于一输入垫，二极管的一端也同时电耦接于所述的输入垫，因此可形成一电位阻障以防止漏电流自二极管流入井中。进一步言，所述的井与基板形成一额外通道供散逸自接地端而来的静电放电电流，因此，设计一可供负压的静电放电所需的面积可减少。本专利技术为了达到以上目的可藉由提供一静电放电保护电路电耦接于一输入(或输出入)垫，所述的电路可包含一可为PNP BJT的第一组件，具有一射极电耦接于输入垫。保护电路也可具有一第二组件，例如为一二极管，第二组件的第一极电耦接于第一组件的射极与输入垫。第二组件也可为一二极管联结，并有一第二极与接地端电耦接。电路可进一步具有一第三组件，其一端与输入垫电耦接，另一端与接地端电耦接，第三组件可以一二极管为代表，自输入垫的角度来看第三组件是与第二组件的方向相反。保护电路可进一步包含一具有接地闸极NMOS结构的第四组件，所述NMOS结构的一端电耦接于第二组件的第二极，而另一端接地。本专利技术为了达到以上目的可藉由提供一静电放电保护电路电耦接于一输入(或输出入)垫，所述的电路包含一具有第一导电型的基板，一位于基板中具有第二导电型的第一井，与一位于第一井中具有第一导电型的第二井。所述的保护电路进一步有一在第一井中的一 N+的第三掺杂区电耦接于输入垫，与在基板中有一 P+的第四掺杂区电耦接于接地端。实施例可有多于一个的第二井位于第一井中并排列于第一个第二井之后。每一个第二井都有一第一端与一第二端，其中第一个第二井的第一端电稱接于输入垫，第二端电率禹接后续第二井的第一端，并以此接续连接排列于后之第二井，最后一个第二井电耦接于接地端。【专利附图】【附图说明】图1显示一实施例中的一静电放电保护电路的等效电路图；图2描述一实施例中的一静电放电保护电路的半导体结构；图3显示图2实施例中的静电放电保护电路的半导体结构加入一阻抗的示意图；图4描述另一实施例中的静电放电保护电路的半导体结构；；图5显示一实施例中的静电放电保护电路的剖面图；图6显示图5实施例中的静电放电保护电路加入一阻抗的示意图；图7显示一实施例中的静电放电保护电路的剖面图。主要组件符号说明:10静电放电保护电路20静电放电保护电路`30静电放电保护电路100基板101第一组件102第二组件103第三组件104第四组件110输入垫120内部电路130接地端200第一井210第二井220二极管联结222第一端224第二端225第一二极管240掺杂区270阻抗280MOS 结构281第三井286掺杂区287掺杂区288闸极289第二闸极290掺杂区300保护环结构310第四井320掺杂区340掺杂区1011射极1021第一极1022第二极102'二极管联结1022'第二极1031二极管 103—端1032二极管 103 另一端【具体实施方式】`以下所述的为本专利技术中所例述的实施例与所附图示，以各种例示的方式针对本专利技术做更充分的阐述。所提出的各种例示应整体观之而不应该断章取义或以此对本专利技术所欲保护的范围加以限缩，所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书中所用的"或"字为一连接用语，可是为"和/或"。另外，冠词"一"可视为单数或复数。"耦接"或"连接"一词可代表组件间直接连接或间接地透过其它组件进行连接。图1用来表示根据本揭露中所述的一实施例有关一静电放电保护电路10的等效电路图。所述的电路10可被加入一半导体电路中且电稱接于一输入垫(或输出入垫)110、一内部电路120与接地130，因此内部电路120可被保护免于受到静电放电的破坏或其它的电撃。电路10至少包含一第一组件101，此第一组件101可为但不限于是一 PNP BJT，具有一射极电耦接于输入垫110。电路10也可具有一第二组件102，可例示为一二极管，第二组件102的第一极电耦接于第一组件101的射极与输入垫110。第二组件102也可为如图一中的一二极管联结102'并有一第二极1022'与接地端电耦接。电路10可进一步具有一第三组件103，其一端1032与输入垫110电耦接，其另一端1031与接地端电耦接，第三组件103可选择性地以一二极管为代表。电路10可进一步包含一具有接地闸极NMOS结构的第四组件104，所述NMOS结构的一端电耦接于第二组件102的第二极1022，而另一端接于地。在本实施例中，若有一静电放电电流导入输入垫110，静电放电电流的放电路径会自第二组件102至第四组件104，再自第四组件104至接地端130。相反地，若静电放电电流是自接地端130导入，则静电放电电流的放电路径会自接地端130至第三组件103，再自第三组件103至输入垫110。因此，本实施例提供了至少两条静电放电电流的主要放电路径，一条是供从输入垫110流入，一条是供从接地端130流入，后者通常称之为负压(negativestress)静电放电。本实施例的另外一个目的是减少内部电路120在正常操作下的漏电流，正常操作时会在输入垫110施加一偏压，如10.5伏以用来驱动内部电路120，因此对于自并接的静电放电保护电路10所流出的漏电本文档来自技高网...

【技术保护点】
一静电放电保护电路与一输入垫连结，其中该静电放电保护电路包含：一具有第一导电型的基板；一位于该基板中并具有第二导电型的第一井；一位于该第一井中并具有第一导电型的第二井；一位于该第二井中并具有第一导电型的第一掺杂区，该第一掺杂区与该输入垫电耦接；一位于该第二井中并具有第二导电型的第二掺杂区；一位于该第一井中并具有第二导电型的第三掺杂区，该第三掺杂区与该输入垫电耦接；以及一位于该基板中并具有第一导电型的第四掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：何介暐，许杞安，俞军军，郝晗，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：台湾;71