多业务信令采集板卡数据包排序方法和装置制造方法及图纸

本发明专利技术提出了一种多业务信令采集板卡数据包排序方法和装置，用于正确处理多业务板卡采集机采集的数据包送往上层处理系统的顺序。多业务信令采集板卡数据包排序装置由板卡target模块和电脑主机host模块组成，板卡target模块和电脑主机host模块配合操作；板卡target模块由多个板卡链路组成，每个板卡链路包括FPGA模块和用于存包的缓冲buffer模块；电脑主机host模块由多个buffer模块组成，每个buffer模块分别与一个板卡链路相对应。

【技术实现步骤摘要】
多业务信令采集板卡数据包排序方法和装置
本专利技术涉及信令传输领域，特别涉及信令采集领域多业务板卡（2种业务以上）采集机采集的数据包送往上层处理系统时，正确的时序处理。
技术介绍
在数据采集领域，随着应用业务的多样化，网元之间会采用不同的信令协议，有HDLC协议的，有ATM协议的，有IMA协议的，有TCP/IP协议的。而且数据流量不同网元间也不尽相同，有采用PCM2M传输的，有光纤STM-1/4155M/622M传输的，也有千兆万兆以太网传输的。针对这种多样化的链路，不同的公司用不同的板卡来采集对应的链路信令。而因数据流量的增大，关联的数据业务往往被分担到多条链路中传输，这样就需要多块采集板卡来进行关联采集，并有序送出数据包，上层分析系统才能正确无误的合成有意义的数据记录。目前大部分采集机，一般只有3个插槽，也就是说最多可以插3块板卡。但随着业务种类的增加，流量的增大，需要采集的链路越来越多。只可插三块板卡的采集机越来越不适应市场的要求，需要大量的采集机才能满足链路采集的要求，这样就要求客户购买大量的采集机，不但采购成本高，用电量也会提高，关键在于放置采集机的机房占地也越来越大，引起客户的抱怨，同时也降低了公司产品的竞争力。为了提高集成度，公司推出了高密度（12槽位）采集机SuperCap－E，可以插现有12块不同类型的板卡，大大提高了集成度。每类板卡处理的业务不同，CPOS622板卡处理的是STM-1/STM-4接口的HDLC协议，ThumbE1和SuperE1处理的E1接口的HDLC协议。APT3G板卡是处理ATM协议的，CPOS-IMA和CPOS-IMA+板卡是处理IMA协议的，FE板卡是处理TCP/IP协议的。每块板卡采集数据包实现的机制不同，特别是在打时间戳的方法上，都是每类板卡一种方法，而且同类板卡间需要通过物理线环回连接来实现主从同步，规避时间戳的倒序乱序问题。现在多种类别的卡插在一个采集机中，各自成一套的板卡主从同步方法已经不能适应时间戳的不倒序乱序的要求，经常造成上层系统无法合成有效的数据记录。而且板卡间由物理线环回连接来实现的主从同步，会由于连线接触不良、连接错误等原因增加故障点。目前有单一类型板卡解决时间戳倒序乱序的方案是由硬件FPGA模块负责给从链路上收到的数据包打时间戳，如有多块板卡，选择其中一块设置成主卡，其他都设置成从卡，板卡间通过物理连接从主卡上引线环回。主卡一定周期与电脑主机同步，其他从卡统一同步主卡的晶振，确保各块卡间步调一致。该方案能很好的解决板卡上FPGA打时间戳时不会发生倒序乱序。但是从板卡FPGA的缓冲区送到主机缓冲区的时候，就有可能引入倒序乱序。因为FPGA缓冲区中的数据包在两种情况下给驱动发中断送数据。一种是在FPGA的缓冲区满的时候，缓冲区中的数据会马上送给驱动；另一种情况是由于链路上数据较少，一时无法将缓冲区填满，就有一个定时器来计时，定时器时间到，即便是FPGA缓冲区里的数据还没填满，也会将数据包送给驱动。这样两块卡即使同一时刻收到一个包，打的时间戳相同，也会由于数据量大的卡FPGA上的缓冲区先满而先将该包送走，而数据量小的数据包会滞后一段时间送走。而驱动收到包时，是有一个包向上层分析系统送一个包，这样两个包由于送给上层有一定的时间差，倒序乱序就这样引入了。再者，现在高密度采集机中插入多块不同业务种类的板卡，不同种类的板卡FPGA同步机制不一致，不同种类的板卡无法主从同步，就不能保证所有板卡打时间戳的一致性。加上驱动收到包后，不判断各块板卡数据包时间戳的大小直接往上送，就会再一次增加数据包倒序乱序的可能性，上层就会出现无法合成有意义的数据记录的情况。本专利技术就是为了解决在高集成采集机中以上两个可能引入的数据包时间戳倒序乱序的问题。
技术实现思路
本专利技术主要解决信令采集领域多业务板卡（2种业务以上）采集机采集的数据包送往上层处理系统时，容易造成时间戳倒序、乱序的问题。本专利技术方案可以解决数据包打时间戳同步需要主从板卡物理环回而引入的故障隐患，而且不同类板卡间同步机制不一致，无法保证所有不同种类的业务板卡送给上层分析系统的数据包是有序的问题。本专利技术提出了一种多业务信令采集板卡数据包排序装置，用于正确处理多业务板卡采集机采集的数据包送往上层处理系统的顺序。多业务信令采集板卡数据包排序装置由板卡target模块和电脑主机host模块组成，板卡target模块和电脑主机host模块配合操作；板卡target模块由多个板卡链路组成，每个板卡链路包括FPGA模块和用于存包的缓冲buffer模块；电脑主机host模块由多个buffer模块组成，每个buffer模块分别与一个板卡链路相对应。根据本专利技术的一个方面，板卡target上的buffer用于缓存接收经过FPGA打过时间戳的数据。根据本专利技术的一个方面，板卡target上的FPGA模块用于实现三个功能：一是一定周期与主机同步，获取准确时间；二是负责给收到的数据包打时间戳；三是发送定时包TimePacket。根据本专利技术的一个方面，电脑主机host模块包含有：数据包缓冲区buffer模块，取包GetPackage模块，比较时间戳TimeCompare模块，发包SendPackage模块，检查是否超时CheckTimeOut模块。根据本专利技术的一个方面，数据包缓冲区buffer模块，用于缓存接收到的数据包，缓存的大小可以根据实际需要进行设置。根据本专利技术的一个方面，GetPackage模块，用于从每块板卡的buffer中取一个包，记为P1，P2，……,PN。根据本专利技术的一个方面，TimeCompare模块用于比较取到的数据包时间戳TN的大小，得出时间戳最小的数据包，用数学公式表示：Tmin＝Min（T1，T2，……，TN）。根据本专利技术的一个方面，SendPackage模块，用于将时间戳Tmin最小对应的数据包Pmin送给上层系统合成有意义的数据记录。根据本专利技术的一个方面，CheckTimeOut模块，用于检查板卡是否有包，在15ms的定时内，不但没有有效的数据包，而且也没有定时包，就判定该卡故障不再参与取包排序，直至该板卡发出数据包。本专利技术还提出了一种多业务信令采集板卡数据包排序方法，用于正确处理多业务板卡采集机采集的数据包送往上层处理系统的时序，包括如下步骤：（1）主机逐个槽位判断有没有插采集板卡，插的哪种类型的板卡；（2）板卡不分主从，都设置成主卡，FPGA以一定周期与主机同步；（3）FPGA接收到链路上的数据包，给数据包打时间戳，送给板卡上的buffer；（4）FPGA以一定周期发送定时包，一般设置为10ms，送给板卡上的buffer；（5）板卡上的缓冲区里的数据在buffer满或者定时器时间到时，将buffer中的数据通过中断送给主机host上的buffer；（6）GetPackage模块轮询查看每块板卡host缓冲区中的数据包，提取每个缓冲队列中的第一个数据包PN；（7）TimeCompare模块记录每个数据包PN的时间戳，记为TN（第一块板卡数据包的时间戳记为T1，第二块板卡数据包的时间戳记为T2，以此类推。比较时间戳TN的大小，用数学公式表示：Tmin＝Min（T1，T2，……，TN）。记录Tmin对应的数本文档来自技高网...

【技术保护点】
一种多业务信令采集板卡数据包排序装置，用于正确处理多业务板卡采集机采集的数据包送往上层处理系统的顺序，其特征在于：多业务信令采集板卡数据包排序装置由板卡target模块和电脑主机host模块组成，板卡target模块和电脑主机host模块配合操作；板卡target模块由多个板卡链路组成，每个板卡链路包括FPGA模块和用于存包的缓冲buffer模块；电脑主机host模块由多个buffer模块组成，每个buffer模块分别与一个板卡链路相对应。

【技术特征摘要】
1.一种多业务信令采集板卡数据包排序装置，用于正确处理多业务板卡采集机采集的数据包送往上层处理系统的顺序，其特征在于：多业务信令采集板卡数据包排序装置由板卡target模块和电脑主机host模块组成，板卡target模块和电脑主机host模块配合操作；板卡target模块由多个板卡链路组成，每个板卡链路包括FPGA模块和用于存包的缓冲buffer模块；电脑主机host模块由多个buffer模块组成，每个buffer模块分别与一个板卡链路相对应，电脑主机host模块包含有：数据包缓冲区buffer模块，和数据排序模块；数据排序模块分为数据取包GetPackage模块，比较时间戳TimeCompare模块，发包SendPackage模块，检查是否超时CheckTimeOut模块，其中，GetPackage模块，用于从每块板卡target模块的buffer模块中取一个包，记为P1，P2，……,PN；TimeCompare模块用于比较取到的数据包时间戳TN的大小，得出时间戳最小的数据包，用数学公式表示：Tmin＝Min(T1，T2，……，TN)；SendPackage模块，用于将时间戳Tmin最小对应的数据包Pmin送给上层系统合成数据记录。2.如权利要求1所述的多业务信令采集板卡数据包排序装置，其特征在于：板卡target模块上的buffer模块用于缓存接收经过FPGA打过时间戳的数据。3.如权利要求1所述的多业务信令采集板卡数据包排序装置，其特征在于：板卡target模块上的FPGA模块用于实现三个功能：一是一定周期与主机同步，获取准确时间；二是负责给收到的数据包打时间戳；三是发送定时包TimePacket。4.如权利要求1所述的多业务信令采集板卡数据包排序装置，其特征在于：数据包缓冲区buffer模块，用于缓存接收到的数据包，缓存的大小...

【专利技术属性】
技术研发人员：金旭雁，
申请(专利权)人：北京中创信测科技股份有限公司，
类型：发明
国别省市：北京;11