延迟线电路、延迟锁相回路及其测试系统技术方案

本发明专利技术提供一种延迟线电路、延迟锁相回路以及测试系统，延迟线电路包括延迟线部及反馈选择部。延迟线部接收输入时脉信号以及反馈时脉信号，延迟输入时脉信号及反馈时脉信号之一以产生输出时脉信号，其中延迟线部包括多个延迟单元互相串联连接。反馈选择部耦接延迟线部，基于选择信号反馈输出时脉信号至延迟单元中之一作为反馈时脉信号。其中，基于选择信号，特定数量的延迟单元延迟输入时脉信号及反馈时脉信号之一以改变输出时脉信号的频率。

【技术实现步骤摘要】
延迟线电路、延迟锁相回路及其测试系统
本专利技术是有关于一种延迟线电路、延迟锁相回路以及测试系统，且特别是有关于一种频率可调整的延迟线电路、延迟锁相回路以及测试系统。
技术介绍
在双倍速率同步动态随机存取存储器(DoubleDataRateSynchronousDynamicRandomAccessMemory，DDRSDRAM)的运作中，经常使用多个相同频率但不同相位的参考时脉信号。延迟锁相回路(DelayLockedLoop，DLL)则被用以锁定输入参考时脉信号以由所述的输入参考时脉信号产生不同相位的多个输出时脉信号。基于延迟锁相回路的特性，在许多的应用中，延迟锁相回路被用以维持由其输出的时脉信号的工作周期(dutycycle)于一预设值。然而，现有技术中的延迟锁相回路并无法改变输出时脉信号的频率。如果设计者欲同时在单一集成电路(IC)应用倍频功能以及维持工作周期功能，锁相回路(PhaseLockedLoop，PLL)则必须被加入所述IC中以提供倍频的功能。这么一来，此IC芯片的大小将会增加，以及延迟锁相回路以及锁相回路之间的时脉信号也会互相影响，而主导了被影响的回路的效能。
技术实现思路
本专利技术提供一种延迟线回路、延迟锁相回路以及测试系统。本专利技术提供一种延迟线电路，提供了调整由延迟线电路输出的输出时脉信号的频率的功能。本专利技术提供一种延迟锁相回路可同时锁定输出时脉信号的频率及工作周期。本专利技术提供一种测试系统，可验证所述延迟线电路的调整频率的功能。本专利技术提供一种延迟线电路，包括：一延迟线部及一反馈选择部。延迟线部接收一输入时脉信号以及一反馈时脉信号，延迟输入时脉信号及反馈时脉信号之一以产生一输出时脉信号。其中，延迟线部包括多个延迟单元互相串联连接。反馈选择部耦接延迟线部，基于一选择信号反馈输出时脉信号至延迟单元中之一作为反馈时脉信号。其中，基于选择信号，一特定数量的延迟单元延迟输入时脉信号及反馈时脉信号之一以改变输出时脉信号的频率。在本专利技术一实施例中，延迟线部还被一控制电压所控制，延迟线部基于控制电压产生输出时脉信号。控制电压被调整以改变输出时脉信号的频率。在本专利技术一实施例中，反馈选择部包括至少一多路转换单元。至少一多路转换单元包括一第一输入端、一第二输入端以及一输出端，其中至少一多路转换单元的第一输入端耦接延迟单元中的一第一个延迟单元，输出端耦接延迟单元中的一第二个延迟单元，以及第二输入端基于选择信号接收输出时脉信号以作为反馈时脉信号。在本专利技术一实施例中，至少一多路转换单元基于选择信号的第一状态输出输出时脉信号作为反馈时脉信号，以及特定数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率。在本专利技术一实施例中，至少一多路转换单元基于选择信号的第二状态输出由第一个延迟单元至第二个延迟单元所延迟及输出的输入时脉信号，以及所有的延迟单元延迟输入时脉信号以产生输出时脉信号的频率。在本专利技术一实施例中，选择信号包括多个多路转换控制信号。反馈选择部包括多个多路转换单元。各多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及各多路转换单元由对应的多路转换控制信号所控制。其中，多路转换单元中的第m个多路转换单元的第一输入端耦接延迟单元中的第一延迟单元，第m个多路转换单元的输出端耦接延迟单元中的第二延迟单元，以及第m个多路转换单元的第二输入端基于第m个多路转换控制信号接收输出时脉信号作为反馈时脉信号。第m+1个多路转换单元的第一输入端耦接迟单元中的第三延迟单元，第m+1个多路转换单元的输出端耦接延迟单元中的第四延迟单元，以及第m+1个多路转换单元的第二输入端基于第m+1个多路转换控制信号，接收输出时脉信号作为反馈时脉信号。在本专利技术一实施例中，第m个多路转换单元基于第m个多路转换控制信号的第一状态输出输出时脉信号作为反馈时脉信号。第m+1个多路转换单元基于m+1个多路转换控制信号的第二状态输出由第三延迟单元至第四延迟单元所延迟及输出的反馈时脉信号，以及延迟单元中的一第一数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率。在本专利技术一实施例中，第m+1个多路转换单元基于第m+1个多路转换控制信号的第一状态输出输出时脉信号作为反馈时脉信号，以及延迟单元中的一第二数量的延迟单元延迟反馈时脉信号以改变输出时脉信号的频率。本专利技术提供一种延迟锁相回路，包括：一延迟线电路、一电压产生部以及一相位检测部。延迟线电路接收一输入时脉信号以及一反馈时脉信号，延迟输入时脉信号以及反馈时脉信号之一以产生一输出时脉信号。其中延迟线电路包括多个延迟单元互相串联连接。基于一选择信号，一特定数量的延迟单元延迟输入时脉信号以及反馈时脉信号之一以改变输出时脉信号的频率。电压产生部耦接延迟线电路，提供一控制电压至延迟线电路。其中，延迟线电路基于控制电压产生输出时脉信号，以及控制电压被调整以改变输出时脉信号的频率。相位检测部耦接电压产生部及延迟线电路，用以比较输出时脉信号以及一参考时脉信号之间的相位差，其中电压产生部基于相位检测部的一比较结果产生控制电压。本专利技术提供一种测试系统，包括一延迟线电路以及一测试部。延迟线电路接收一输入时脉信号及一反馈时脉信号，并且延迟输入时脉信号及该反馈时脉信号之一以产生一输出时脉信号，其中延迟线电路包括多个延迟单元互相串联连接，基于一选择信号，一特定数量的延迟单元延迟输入时脉信号及反馈时脉信号之一以改变输出时脉信号的频率。测试部耦接延迟线电路，比较输出时脉信号以及一参考时脉信号，以及基于一比较结果调整一控制电压以改变输出时脉信号的频率。在本专利技术一实施例中，测试部包括一比较单元以及一电压设定单元。比较单元连接延迟线电路，比较输出时脉信号及参考时脉信号以提供比较结果。电压设定单元耦接比较单元以及延迟线电路，基于比较结果调整控制电压以改变输出时脉信号的频率。在本专利技术一实施例中，比较单元包括：一频分器、一相位检测器以及一计数器。频分器耦接延迟线电路，接收输出时脉信号，并且将输出时脉信号的频率除以N，以产生一频分输出时脉信号，其中N为自然数。相位检测器耦接频分器，比较频分输出时脉信号与参考时脉信号，以及基于频分输出时脉信号与参考时脉信号的一相位差产生比较结果。计数器耦接相位检测器，接收比较结果以及参考时脉信号，根据比较结果记数参考时脉信号以输出一计数值，其中记数器基于比较结果增加或减少计数值。在本专利技术一实施例中，电压设定单元包括一控制电压生成器。控制电压生成器耦接比较单元及延迟线电路，基于比较结果设定控制电压，以及输出控制电压至延迟线电路以改变输出时脉信号的频率。在本专利技术一实施例中，当频分输出时脉信号的相位领先参考时脉信号的相位时，计数器基于比较结果增加计数值，使得控制电压生成器降低控制电压以降低输出时脉信号的频率。以及当频分输出时脉信号的相位落后参考时脉信号的相位时，计数器基于比较结果减少计数值，使得控制电压生成器增加控制电压以增加输出时脉信号的频率。基于上述，在本专利技术一实施例中，所述的延迟线电路及其延迟锁相回路提供了额外的功能，在所述的延迟线电路加入了反馈的机制来增加调整频率的功能。因此，设计者便可以在所述的延迟锁相回路中实现PLL的功能，而不需要增加芯片的尺寸。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并本文档来自技高网...

【技术保护点】
一种延迟线电路，其特征在于，包括：一延迟线部，接收一输入时脉信号以及一反馈时脉信号，延迟该输入时脉信号及该反馈时脉信号之一以产生一输出时脉信号，其中该延迟线部包括多个延迟单元互相串联连接；以及一反馈选择部，耦接该延迟线部，基于一选择信号反馈该输出时脉信号至该些延迟单元中之一作为该反馈时脉信号，其中，基于该选择信号，一特定数量的该些延迟单元延迟该输入时脉信号及该反馈时脉信号之一以改变该输出时脉信号的频率。

【技术特征摘要】
2012.09.07 US 13/606,0191.一种延迟线电路，其特征在于，包括：一延迟线部，接收一输入时脉信号以及一反馈时脉信号，延迟该输入时脉信号及该反馈时脉信号之一以产生一输出时脉信号，其中该延迟线部包括多个延迟单元互相串联连接；以及一反馈选择部，耦接该延迟线部，基于一选择信号反馈该输出时脉信号至该些延迟单元中之一作为该反馈时脉信号，其中，基于该选择信号，一特定数量的该些延迟单元延迟该输入时脉信号及该反馈时脉信号之一以改变该输出时脉信号的频率，其中，该选择信号包括多个多路转换控制信号，以及该反馈选择部包括：多个多路转换单元，各该多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及各该多路转换单元由对应的该多路转换控制信号所控制，其中所述多个多路转换单元的所述第二输入端都直接接收该输出时脉信号，以及当每一多路转换控制信号致能时，剩下的多路转换控制信号禁能，其中，该些多路转换单元中的一第m个多路转换单元的该第一输入端耦接该些延迟单元中的一第一个延迟单元，该第m个多路转换单元的该输出端耦接该些延迟单元中的一第二个延迟单元，以及该第m个多路转换单元的该第二输入端基于一第m个多路转换控制信号直接接收该输出时脉信号作为该反馈时脉信号；以及一第m+1个多路转换单元的该第一输入端耦接该些延迟单元中的一第三个延迟单元，该第m+1个多路转换单元的该输出端耦接该些延迟单元中的一第四个延迟单元，以及该第m+1个多路转换单元的该第二输入端基于一第m+1个多路转换控制信号，直接接收该输出时脉信号作为该反馈时脉信号。2.根据权利要求1所述的电路，其特征在于，该延迟线部还被一控制电压所控制，该延迟线部基于该控制电压产生该输出时脉信号，其中，该控制电压被调整以改变该输出时脉信号的频率。3.根据权利要求1所述的电路，其特征在于，该第m个多路转换单元基于该第m个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，该第m+1个多路转换单元基于该m+1个多路转换控制信号的一第二状态输出由该第三个延迟单元至该第四个延迟单元所延迟及输出的该反馈时脉信号，以及该延迟单元中的一第一数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。4.根据权利要求1所述的电路，其特征在于，该第m+1个多路转换单元基于该第m+1个多路转换控制信号的一第一状态输出该输出时脉信号作为该反馈时脉信号，以及该些延迟单元中的一第二数量的该些延迟单元延迟该反馈时脉信号以改变该输出时脉信号的频率。5.一种延迟锁相回路，其特征在于，包括：一延迟线电路，接收一输入时脉信号以及一反馈时脉信号，延迟该输入时脉信号以及该反馈时脉信号之一以产生一输出时脉信号，其中该延迟线电路包括多个延迟单元互相串联连接，基于一选择信号，一特定数量的该延迟单元延迟该输入时脉信号以及该反馈时脉信号之一以改变该输出时脉信号的频率；一电压产生部，耦接该延迟线电路，提供一控制电压至该延迟线电路，其中该延迟线电路基于该控制电压产生该输出时脉信号，以及该控制电压被调整以改变该输出时脉信号的频率；以及一相位检测部，耦接该电压产生部及该延迟线电路，用以比较该输出时脉信号以及一参考时脉信号之间的相位差，其中该电压产生部基于该相位检测部的一比较结果产生该控制电压，其中，该延迟线电路包括：一延迟线部，接收该输入时脉信号以及该反馈时脉信号，延迟该输入时脉信号以及该反馈时脉信号以产生该输出时脉信号，其中该延迟线部包括互相串联连接的该些延迟单元；以及一反馈选择部，耦接该延迟线部以及基于该选择信号反馈该输出时脉信号至该些延迟单元之一作为该反馈时脉信号，其中，基于该选择信号，该特定数量的延迟单元延迟该输入时脉信号以及该反馈时脉信号以改变该输出时脉信号的频率，其中，该选择信号包括多个多路转换控制信号，以及该反馈选择部包括：多个多路转换单元，各该多路转换单元包括一第一输入端、一第二输入端以及一输出端，以及每一多路转换单元由该对应的该多路转换控制信号所控制，其中所述多个多路转换单元的所述第二输入端都直接接收该输出时脉信号，以及当每一多路转换控制信号致能时，剩下的多路转换控制信号禁能，其中，该些多路转换单元中的一第m个多路转换单元的该第一输入端耦接该些延迟单元中的一第一个延迟单元，该第m个多路转换单元的该输出端耦接该些延迟单元中的一第二个延迟单元，以及该第m个多路转换单元的该第二输入端基于一第m个多路转换控制信号直接接收输出时脉信号作为反馈时脉信号；以及该些多路转换单元中的一第m+1个多路转换单元的该第一输入端耦接该些延迟单元中的一第三个延迟单元，该第m+1个多路转换单元的该输出端耦接该些延迟单元中的一第四个延迟单元，以及该第m+1个多路转换单元的该第二输入端基于一第m+1个多路转换控制信号直接接收输出时脉信号作为该反馈时脉信号。6.根据权利要求5所述的延迟锁相回路，其特征在于，每一多路转换单元由对应的该多路转换控制信号所控制...

【专利技术属性】
技术研发人员：郑文昌，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：台湾;71