伪随机码电法仪制造技术

本发明专利技术公开了一种伪随机码电法仪，包括发射机和接收机，发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块，FPGA处理模块包括主控CPU和与之连接的用于时序控制的FPGA，稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻，ADC数据采集模块包括依次连接的运算放大器、差分放大器、ADC、双口RAM、DSP，还包括用于算法集成的CPLD，所述CPLD分别与ADC、双口RAM和DSP连接，所述FPGA通过同步接口与CPLD连接，所述DSP连接有RAM，且通过USB控制器连接在PC上位机上，接收机包括依次连接的SMA接头、运算放大器、差分放大器、ADC、FPGA和DSP，还包括分别与FPGA和DSP连接的主控CPU，DSP通过USB?MCU模块连接在PC上位机上。本发明专利技术提供的伪随机码电法仪抗干扰能力强，勘探效率高，可以适应复杂环境。

【技术实现步骤摘要】
伪随机码电法仪
本专利技术涉及地质勘探设备，具体涉及一种伪随机码电法仪。
技术介绍
电磁勘探法是矿产勘探和工程及环境勘查中应用最广和最有效的方法之一。但是，长期以来，这一类方法受到以下几个方面的困扰：首先，是其抗干扰能力较低，特别是在工矿区或城市中开展工作，易受各种电气干扰。其次，常用的频率域电磁测深，需要在一定的频段范围内，逐个频率进行观测，生产效率较低。第三，某些电磁勘探方法在野外观测中，需要布置长达几到十几公里的导线，这不仅使其观测装置笨重和进一步降低生产效率，而且使其难于在城市或其它地形、地物条件复杂的地区开展工作。20世纪中后期，系统辨识理论发展了一种“伪随机二进制输入信号的系统识别”方法。伪随机二进制信号序列（PRBS）是幅度不变，而宽度随机变化的周期性方波脉冲系列。它可以由专用设备产生，也可以由数字计算机简单地产生。上述“系统识别”的基本原理是，利用伪随机二进制信号源向待识别系统（例如，地质勘探对象——大地）输入伪随机信号（电流），同时观测该系统的输出信号（电压）。根据输出信号和输入信号的互相关函数，便可识别该系统。互相关函数的计算是一个数值滤波运算过程，因此利用互相关函数识别系统具有很强的抗干扰能力。在适当选择伪随机二进制信号序列（PRBS）相关参数的情况下，互相关函数很接近系统的冲激响应，由此，易于算得系统的频率响应，而不需要进行耗时的逐个频率测量，从而大大提高观测效率。此外，采用PRBS作为信号源，也易于实现输入（供电）装置和输出（测量）装置之间的无线联系，从而使观测装置轻便化，不仅会提高生产效率，而且能扩大其应用范围。可见，研究利用PRBS的电磁勘探法，确实可望解决困扰当前电磁勘探法的三个主要问题。
技术实现思路
本专利技术所要解决的技术问题是现有的电磁勘探设备抗干扰能力低，勘探效率低，难以适应复杂环境的问题。为了解决上述技术问题，本专利技术所采用的技术方案是提供一种伪随机码电法仪，包括发射机和接收机：发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块：FPGA处理模块包括主控CPU和与之连接的用于时序控制的FPGA；稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻；ADC数据采集模块包括依次连接的运算放大器、差分放大器、ADC、双口RAM、DSP，还包括用于算法集成的CPLD，所述CPLD分别与ADC、双口RAM和DSP连接，所述FPGA通过同步接口与CPLD连接，所述DSP连接有RAM，且通过USB控制器连接在PC上位机上；发射机运行时，主控CPU控制FPGA产生发射频率，经由驱动电路及稳流电源至发射极，此时FPGA同时产生同步信号，传递给闭环端CPLD,CPLD使ADC采集发射信号,发射信号由串联在发射端的标准电阻得来,标准电阻上的微弱电压信号经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给ADC进行采集，采集后的大量数据通过CPLD协调，先存入双口RAM，DSP同时开始处理双口RAM中的数据，处理好的数据存入RAM备用，需要时经由DSP与USB主控模块传至PC上位机；接收机包括依次连接的SMA接头、运算放大器、差分放大器、ADC、FPGA和DSP，还包括分别与FPGA和DSP连接的主控CPU，DSP通过USBMCU模块连接在PC上位机上；信号由SMA接头进入，经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给由FPGA主控的ADC进行采集，采集后的大量数据通过FPGA直接传入DSP进行处理，处理好的数据存入储存SRAM备用，需要时经由DSP和USBMCU模块传至PC上位机；FPGA即现场可编程门阵列，ADC即模/数转换器，双口RAM即先进先出缓存，DSP即数字信号处理器，CPLD即复杂可编程逻辑器件，USBMCU即USB通讯专用单片处理器。在上述伪随机码电法仪中，所述稳流源模块发射极的伪随机码电流波形长度可调、本源多项式可选、码速率可调、起始相位可调，所发送的信号初相可调，按照设定的码长、本源多项式、码速率和初始相位将具有伪随机特性的电流波形一次发送出去，以2n-1为周期，n是一个大于0小于20的整数。在上述伪随机码电法仪中，所述FPGA处理模块和ADC数据采集模块上还设有电源模块、复位电路和时钟频率综合器。在上述伪随机码电法仪中，所述发射机和接收机的主控CPU上还分别连接有GPS全球定位系统和显示屏。在上述伪随机码电法仪中，所述接收机上还设有电源模块、复位电路、调试电路和时钟频率综合器。在上述伪随机码电法仪中，所述接收机的DSP上设有用于存储其处理完毕数据的SRAM。本专利技术提供的伪随机码电法仪抗干扰能力强，勘探效率高，可以适应复杂环境。附图说明图1为本专利技术提供的伪随机码电法仪的发射机的原理结构示意图；图2为本专利技术提供的伪随机码电法仪的接收机的原理结构示意图；图3为本专利技术提供的伪随机码电法仪在不同时间测试电阻率和相位重复性对比示意图；图4为本专利技术提供的伪随机码电法仪与321老地质队的测深资料对比示意图。具体实施方式下面结合附图对本专利技术作出详细的说明。如图1、图2所示，本专利技术提供的伪随机码电法仪包括发射机和接收机。发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块。FPGA处理模块包括主控CPU和与之连接的用于时序控制的FPGA；稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻；ADC数据采集模块包括依次连接的运算放大器、差分放大器、ADC、双口RAM、DSP，还包括用于算法集成的CPLD，CPLD分别与ADC、双口RAM和DSP连接，FPGA通过同步接口与CPLD连接，DSP连接有RAM，且通过USB控制器连接在PC上位机上。FPGA处理模块和ADC数据采集模块上还设有电源模块、复位电路和时钟频率综合器。发射机运行时，主控CPU控制FPGA产生发射频率，经由驱动电路及稳流电源至发射极，此时FPGA同时产生同步信号，传递给闭环端CPLD,CPLD使ADC采集发射信号,发射信号由串联在发射端的标准电阻得来,标准电阻上的微弱电压信号经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给ADC进行采集，采集后的大量数据通过CPLD协调，先存入双口RAM，DSP同时开始处理双口RAM中的数据，处理好的数据存入RAM备用，需要时经由DSP与USB主控模块传至PC上位机。发射机部分的逻辑主控CPU协调各模块之间的协作，负责模块之间的通讯，GUI实现，条件判断及触发等功能。接收机包括依次连接的SMA接头、运算放大器、差分放大器、ADC、FPGA和DSP，还包括分别与FPGA和DSP连接的主控CPU，DSP通过USBMCU模块连接在PC上位机上，接收机的DSP上设有用于存储其处理完毕数据的SRAM。发射机和接收机的主控CPU上还分别连接有GPS全球定位系统和显示屏。接收机上还设有电源模块、复位电路、调试电路和时钟频率综合器。信号由SMA接头进入，经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给由FPGA主控的ADC进行采集，采集后的大量数据通过FPGA直接传入DSP进行处理，处理好的数据存入储存SRAM备用，需要时经由DSP和USBMCU模块传至PC上位机，接收机的主控CPU负责协调FPGA及DSP的工作及读取GPS数据和GUI本文档来自技高网...

【技术保护点】
伪随机码电法仪，其特征在于，包括发射机和接收机：发射机包括FPGA处理模块、稳流源模块和ADC数据采集模块：FPGA处理模块包括主控CPU和与之连接的用于时序控制的FPGA；稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻；ADC数据采集模块包括依次连接的运算放大器、差分放大器、ADC、双口RAM、DSP，还包括用于算法集成的CPLD，所述CPLD分别与ADC、双口RAM和DSP连接，所述FPGA通过同步接口与CPLD连接，所述DSP连接有RAM，且通过USB控制器连接在PC上位机上；发射机运行时，主控CPU控制FPGA产生发射频率，经由驱动电路及稳流电源至发射极，此时FPGA同时产生同步信号，传递给闭环端CPLD,CPLD使ADC采集发射信号,发射信号由串联在发射端的标准电阻得来,标准电阻上的微弱电压信号经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给ADC进行采集，采集后的大量数据通过CPLD协调，先存入双口RAM，DSP同时开始处理双口RAM中的数据，处理好的数据存入RAM备用，需要时经由DSP与USB主控模块传至PC上位机；接收机包括依次连接的SMA接头、运算放大器、差分放大器、ADC、FPGA和DSP，还包括分别与FPGA和DSP连接的主控CPU，DSP通过USB?MCU模块连接在PC上位机上；信号由SMA接头进入，经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给由FPGA主控的ADC进行采集，采集后的大量数据通过FPGA直接传入DSP进行处理，处理好的数据存入储存SRAM备用，需要时经由DSP和USB?MCU模块传至PC上位机；FPGA即现场可编程门阵列，ADC即模/数转换器，双口RAM即先进先出缓存， DSP即数字信号处理器，CPLD即复杂可编程逻辑器件，USB?MCU即USB通讯专用单片处理器。...

【技术特征摘要】
1.伪随机码电法仪，其特征在于，包括发射机和接收机：发射机包括第一FPGA处理模块、稳流源模块和ADC数据采集模块：第一FPGA处理模块包括主控CPU和与之连接的用于时序控制的第一FPGA；稳流源模块包括依次连接的驱动电路、稳流电源和标准电阻；ADC数据采集模块包括依次连接的第一运算放大器、第一差分放大器、第一ADC、双口RAM、第一DSP，还包括用于算法集成的CPLD，所述CPLD分别与第一ADC、双口RAM和第一DSP连接，所述第一FPGA处理模块通过同步接口与CPLD连接，所述第一DSP连接有双口RAM，且通过USB控制器连接在PC上位机上；发射机运行时，第一FPGA处理模块的主控CPU控制第一FPGA产生发射频率，经由驱动电路及稳流电源至发射极，此时第一FPGA同时产生同步信号，传递给闭环端CPLD,CPLD使第一ADC采集发射信号,发射信号由串联在发射端的标准电阻得来,标准电阻上的微弱电压信号经由一级单端放大后通过差分运放将单端信号转化为差分信号提供给第一ADC进行采集，采集后的大量数据通过CPLD协调，先存入双口RAM，第一DSP同时开始处理双口RAM中的数据，处理好的数据存入双口RAM备用，经由第一DSP与USB控制器传至PC上位机；接收机包括依次连接的SMA接头、第二运算放大器、第二差分放大器、第二ADC、第二FPGA和第二DSP，接收机的主控CPU分别与第二FPGA和第二DSP连接，第二DSP通过USBMCU模块连接...

【专利技术属性】
技术研发人员：罗延钟，陆占国，黄伟才，孙国良，
申请(专利权)人：北京桔灯地球物理勘探有限公司，
类型：发明
国别省市：