具有含多个垂直嵌入管芯的衬底的多芯片封装以及形成所述封装的工艺制造技术

一种包括衬底的装置，所述衬底具有含多个触点焊盘的焊接区侧以及与焊接区层相对的管芯侧。所述装置包括第一管芯和第二管芯，其中第一管芯和第二管芯嵌入衬底内，使得第二管芯位于第一管芯与衬底的焊接区侧之间。

【技术实现步骤摘要】
【国外来华专利技术】具有含多个垂直嵌入管芯的衬底的多芯片封装以及形成所述封装的工艺
公开的实施例涉及半导体微电子封装以及形成方法。
技术介绍
当前的消费电子产品市场经常要求需要极为复杂电路的综合功能。对例如晶体管之类的越来越小的基本结构单元的缩放已经在实现了单个管芯上的更复杂电路与前进的每一代的结合。另一方面，尽管通常将缩放视为减小尺寸，但为了计算系统中的高级功能和功率，越来越多地将多个封装管芯耦合到一起。此外，实际上可以增大特定半导体封装的尺寸，以便在单个半导体封装内包括多个管芯。然而，在尝试耦合多个封装管芯的时候可能引起结构问题。例如，用于半导体封装中的部件之间的热膨胀系数（CTE）的差异的影响在将封装管芯添加到一起时可能导致有害的缺陷。类似地，作为执行用于单个封装内多于一个管芯的半导体管芯封装工艺的结果，用于单个半导体封装内的部件之间的热膨胀系数（CTE）的差异的影响能够导致有害的缺陷。半导体封装用于保护集成电路（IC）芯片或管芯，并且还为管芯提供至外部电路的电气接口。随着对较小的电子器件的需求不断增大，半导体封装被设计为更紧凑并且必须支持更大的电路密度。例如，现在一些半导体封装使用无核衬底。此外，对较高性能器件的要求导致了对改善的半导体封装的需要，所述改善的半导体封装实现了混合工艺管芯堆叠或者提供了封装堆叠能力，同时保持了薄的封装轮廓和低的整体翘曲，以与随后的组装工艺兼容。附图说明为了理解获得实施例的方式，将通过参考附图来表现以下简要描述的多个实施例的更具体说明。这些附图描绘了实施例，所述实施例不一定是按照比例绘制的并且也不应认为在范围中受到限制。通过使用附图，将借助额外的特征和细节来说明和解释一些实施例，在附图中：图1A和1B示出了根据本专利技术实施例的具有嵌入衬底并垂直设置于其中的多个管芯的多芯片封装（MCP）。图2A-2L示出了根据本专利技术实施例的形成具有嵌入衬底并垂直设置于其中的多个管芯的多芯片封装（MCP）的方法。图3显示了根据本专利技术实施例的计算机系统。图4示出了根据本专利技术实施例的具有嵌入衬底并垂直设置于其中的多于两个管芯的多芯片封装。图5示出了根据本专利技术另一实施例的具有嵌入衬底并垂直设置于其中的两个管芯的多芯片封装。具体实施方式描述了具有多个垂直嵌入管芯的多芯片封装（MCP）及其制造方法。现在将参考附图，其中对于相似的结构提供相似后缀的附图标记。为了更清楚地示出多个实施例的结构，本文所包括的附图是集成电路结构的图解表示。因此，例如在显微照片中的制造的集成电路结构的实际外观可能显得有所不同，但仍包含所示实施例所要求的结构。此外，附图可以仅显示用于理解所示实施例有用的结构。可以不包括本领域中已知的其它结构，以保持附图的清楚。另外，在本说明书中，阐述了多个特定细节，以便提供对本专利技术实施例的透彻的理解。在其他情况下，没有具体详细阐述公知的半导体处理和封装技术，以避免不必要地混淆本专利技术的实施例。本专利技术的实施例包括具有衬底的多芯片封装，所述衬底具有嵌入其中的多个垂直设置的管芯。衬底包括焊接区侧和管芯侧。将第一管芯和第二管芯嵌入衬底内，使得第二管芯位于第一管芯与衬底的焊接区侧之间。封装衬底包括多个布线层、绝缘层和过孔，以用于在衬底内生成互连结构，所述互连结构提供了在第一管芯与第二管芯之间的电连接。在本专利技术的实施例中，至少一个布线层位于第一管芯与第二管芯之间。可以用无凸起内建层（BBUL）工艺来形成根据本专利技术实施例的具有含垂直设置并嵌入其中的管芯的衬底的多芯片封装。在本专利技术的实施例中，第一管芯附着至临时载体，在第一管芯上构造绝缘层和布线层，并所述绝缘层和布线层围绕第一管芯将第一管芯嵌入其中。第二管芯随后附着至绝缘层与附加绝缘层中的一个，围绕第二管芯构造布线层，从而也将第二管芯嵌入衬底内。通过这种方式，第一和第二管芯都嵌入衬底，并在衬底内形成电互连（衬底布线），其电耦合第一和第二管芯。随后可以去除载体以生成无核衬底。本专利技术的实施例实现了多芯片封装的形成，所述多芯片封装具有薄的封装结构和小的覆盖区，从而节省了器件母板上宝贵的空间。另外，本专利技术的实施例在不使用层叠封装（POP）技术的情况下实现了两个管芯的电互连，所述层叠封装（POP）技术需要表面安装技术（SMT），所述表面安装技术（SMT）容易受到由于衬底翘曲导致的可靠性问题的影响。另外，在本专利技术的实施例中，低温无凸起内建层（BBUL）工艺用于形成衬底，以便减小或消除所嵌入的管芯与衬底之间的热膨胀系数（CTE）不匹配的影响，从而能够制造极为平坦的多芯片封装。图1A是具有衬底102的半导体封装100的横截面的图示，所述衬底102具有含嵌入其中的多个垂直设置的管芯。在本专利技术的实施例中，衬底102是无核衬底。衬底102具有管芯侧120和与管芯侧相对的焊接区侧122。封装100包含第一管芯104和第二管芯106。第一管芯104具有有源面108和与有源面108相对的背面110。类似地，第二管芯106具有有源面112和与有源面112相对的背面114。可以由任何公知的半导体材料来形成第一管芯和第二管芯，所述公知的半导体材料例如但不限于硅（Si）、锗化硅（SiGe）、锗（Ge）以及任何III-V族半导体，例如砷化镓（GaAs）和锑化铟（InSb）。有源面108和112包括多个半导体器件，例如但不限于晶体管、电容器和电阻器，通过管芯互连结构将其一起互连到功能电路中，从而形成集成电路。如本领域中公知的，管芯互连结构可以包任意数量的多金属化层，例如M1-M11，其数量和厚度可以根据给定应用用途而变化。第一级金属化层（M1）与有源面的半导体器件接触，而最后级的金属化层（例如，M11）包括连接至外界的电触点。第一管芯104被示出为具有电触点116，第二管芯被示出为具有电触点118。在本专利技术的实施例中，第一管芯104的有源面108和第二管芯106的有源面112朝向形成于衬底102上的多个外部导电触点140，或者与其面向相同方向，如图1A所示。也就是说，第一管芯104和第二管芯106以“朝下”配置设置在衬底102中。第一管芯104具有第一覆盖区或表面积105，第二管芯106具有第二覆盖区或表面积107。在本专利技术的实施例中，第一管芯104的覆盖区比第二管芯106的覆盖区大。第二管芯106嵌入到衬底102内，并且位于第一管芯104与衬底102的焊接区侧122之间。通过这种方式，第一管芯104与第二管芯106垂直设置在衬底102内。在本专利技术的实施例中，第二管芯106的覆盖区107的至少一部分位于第一管芯104的覆盖区105内。在一个实施例中，如图1A所示，第二管芯106的整个覆盖区107都位于第一管芯104的覆盖区105内。在本专利技术的实施例中，第一管芯104是存储器件，例如但不限于静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、非易失性存储器（NVM），第二管芯106是逻辑器件，例如但不限于微处理器和数字信号处理器。焊接区侧122包括多个导电触点焊盘和/或布线迹线，多个外部导电触点140连接至所述多个导电触点焊盘和/或布线迹线。外部导电触点140提供封装100至其他器件的电连接。衬底102包括多个布线层、绝缘层和过孔，它们共同生成衬底互连结构。衬底互连结构提供了第一管芯104与第本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.12.22 US 12/976,9031.一种半导体装置，包括：衬底，具有管芯侧和与所述管芯侧相对的焊接区侧，所述焊接区侧具有多个触点焊盘；第一管芯，具有第一有源面和与所述有源面相对的背面；第一绝缘层，其中所述第一管芯嵌入所述第一绝缘层内；第一过孔，位于所述第一绝缘层中并且与所述第一管芯的所述有源面电接触；第一布线层，具有第一导电迹线并且位于所述第一绝缘层上，其中所述第一导电迹线与所述第一过孔接触；第二管芯，具有有源面和与所述有源面相对的背面；并且其中，所述第一管芯和所述第二管芯嵌入到所述衬底中，使得所述第二管芯位于所述第一管芯和所述衬底的所述焊接区侧之间，并且其中所述第一管芯的所述有源面和所述第二管芯的所述有源面朝向所述衬底的所述焊接区侧，其中所述衬底包括至少一个电连接，其提供所述第一管芯与所述第二管芯之间的直接电连接，其中所述电连接没有电连接至外部触点，并且其中在所述第一管芯与所述第二管芯之间的所述电连接不包括直径大于150微米的垂直连接。2.根据权利要求1所述的装置，其中所述第一管芯具有第一覆盖区，并且其中所述第二管芯具有第二覆盖区，并且其中所述第一管芯的所述第一覆盖区的至少一部分位于所述第二管芯的所述第二覆盖区内。3.根据权利要求2所述的装置，其中所述第一覆盖区大于所述第二覆盖区。4.根据权利要求3所述的装置，其中所述第二管芯的所述覆盖区完全位于所述第一管芯的所述第一覆盖区内。5.根据权利要求1所述的装置，其中所述第一管芯通过完全嵌入所述衬底内的电连接而连接至所述第二管芯。6.根据权利要求2所述的装置，其中所述第一管芯通过嵌入所述衬底内的电连接而连接至所述焊接区侧中的一个触点焊盘。7.根据权利要求2所述的装置，包括嵌入所述第一管芯与所述第二管芯之间的所述衬底中的第一布线层。8.根据权利要求1所述的装置，其中所述第二管芯嵌入所述衬底的第二绝缘层中，并且其中所述第二绝缘层中的第二导电过孔接触所述第二管芯的所述有源面。9.根据权利要求8所述的装置，进一步包括：第三绝缘层，设置在所述第一绝缘层与所述第二绝缘层之间；以及第一布线层，包括嵌入所述第三绝缘层内的多条第一迹线，并且其中所述第一布线层的所述第一迹线中的一条第一迹线形成于所述第一管芯与所述第二管芯之间。...

【专利技术属性】
技术研发人员：J·S·冈萨雷斯，H·朱马，
申请(专利权)人：英特尔公司，
类型：
国别省市：