本发明专利技术涉及绝缘体上硅（SOI）结构及形成该结构的相关方法。在一种情况下，一种方法包括提供绝缘体上硅（SOI）处理衬底，所述处理衬底具有：沿所述处理衬底的深度的基本均匀的电阻率分布；以及小于约10每百万原子分率（ppma）的填隙氧（Oi）浓度。所述方法还包括对所述处理衬底的表面区域进行反向掺杂，使得所述表面区域具有大于约3kOhm-cm的电阻率；以及使所述处理衬底的所述表面区域与供体晶片接合。
【技术实现步骤摘要】
本文中公开的主题涉及基于绝缘体上硅的半导体结构。更具体地说,本文中公开的主题涉及包括具有高电阻率的绝缘体上硅衬底的半导体结构。
技术介绍
在特定的无线应用中，高电阻率绝缘体上硅(SOI)晶片在能够实现电路线性的射频(RF)器件中是所希望的。相关研究表明，随着晶片电阻率从I千欧姆-厘米(kOhm-cm)提高到大于lOkOhm-cm，RF性能持续提高。然而，虽然在RF晶片电阻率较高的情况下可提高性能，但该较高的电阻率导致在(例如从晶片背面)利用静电吸盘(electrostatic chuck)处理之后难以释放晶片。
技术实现思路
公开了绝缘体上硅(SOI)结构及形成此类结构的相关方法。在各种实施例中，一种方法包括提供绝缘体 上娃(SOI)处理衬底(handle substrate),该处理衬底具有:沿所述处理衬底的深度的基本均匀的电阻率分布；以及小于约10每百万原子分率(parts permillion atoms, ppma)的填隙(interstitial)氧(Oi)浓度。在某些实施例中，该方法还包括对处理衬底的表面区域进行反向掺杂(counter doping),使得所述表面区域具有大于约3千欧姆-厘米(kOhm-cm)的电阻率，以及使处理衬底的所述表面区域与供体晶片(donorwafer)接合。本专利技术的第一方面包括一种方法，所述方法包括:提供绝缘体上硅(SOI)处理衬底，所述处理衬底具有沿所述处理衬底的深度的基本均匀的电阻率分布以及小于约10每百万原子分率(ppma)的填隙氧(Oi)浓度；对所述处理衬底的表面区域进行反向掺杂，使得所述表面区域具有大于约3k0hm-cm的电阻率；以及使所述处理衬底的所述表面区域与供体晶片接合。本专利技术的第二方面包括一种方法，所述方法包括:提供绝缘体上硅(SOI)处理衬底，所述处理衬底具有沿所述处理衬底的深度的基本均匀的电阻率分布以及小于约10每百万原子分率(ppma)的填隙氧(Oi)浓度；对所述处理衬底的背面区域进行注入，以降低所述处理衬底的所述背面区域的电阻率，所述注入使得所述处理衬底的表面区域和芯区域(core region)的原有电阻率保持基本不变；以及接合所述处理衬底与供体晶片。本专利技术的第三方面包括一种绝缘体上硅(SOI)晶片，所述晶片包括:衬底，其具有表面区域、芯区域和背端(backend)区域；掩埋氧化物层，其位于所述衬底之上并接触所述表面区域；以及硅层，其位于所述掩埋氧化物层之上，其中所述衬底的所述背端区域和所述芯区域中的每一者为P型掺杂的，具有约l-2k0hm-cm的电阻率和约10每百万原子分率的填隙氧浓度，且其中所述表面区域为P型掺杂的并具有约10-20微米的深度和大于约3k0hm-cm的电阻率。附图说明通过结合附图给出的以下对本专利技术各方面的详细描述，本专利技术的这些和其它特征将更容易理解，所述附图示出本专利技术的各种实施例，其中:图1是根据本专利技术各种实施例的绝缘体上硅(SOI)晶片的侧截面图；图2是根据本专利技术各种实施例的正经历处理的SOI晶片的侧截面图；图3是根据本专利技术各种实施例的正经历处理的SOI晶片的侧截面图；图4是根据本专利技术各种实施例的SOI结构的侧截面图；以及图5是示例根据本专利技术各种实施例的处理的流程图。注意，本专利技术的附图未必按比例绘制。附图旨在仅示出本专利技术的典型方面，因此不应被视为限制本专利技术的范围。在附图中，相同的标号表示各附图之间相同的要素。具体实施例方式如本文中所述，所公开的主题涉及基于绝缘体上硅(SOI)的集成电路结构。各种实施例包括这样的集成电路结构:其SOI电阻率分布在提高这种结构的可制造性的同时还改善性能。如本文中所述，在特定的无线应用中，高电阻率绝缘体上硅(SOI)晶片在能够实现电路线性的射频(RF)器件中是所希望的。相关研究表明，随着晶片电阻率从I千欧姆-厘米(kOhm-cm)提高到大于10k0hm-cm, RF性能持续提高。然而，虽然在RF晶片电阻率较高的情况下可提高性能，但该较高的电阻率使得在(例如从晶片背面)利用静电吸盘处理之后难以释放晶片。 本专利技术的各种实施例提供改进的SOI衬底，其具有包括邻近衬底表面的较高电阻率和邻近衬底背端的较低电阻率的电阻率分布该电阻率分布允许SOI衬底(以及包括该衬底的相关器件)的性能，同时改善可制造性。在某些实施例中，本专利技术包括一种形成SOI结构的方法。所述方法可以包括:提供绝缘体上硅(SOI)处理衬底，所述处理衬底具有沿所述处理衬底的深度的基本均匀的电阻率分布以及小于约10每百万原子分率(ppma)的填隙氧(Oi)浓度；对处理衬底的表面区域进行反向掺杂以形成高电阻率(约3k0hm-cm或更高)或近本征的表面区域(约15k0hm_cm或更高)；以及使处理衬底的表面区域与供体晶片接合。本专利技术的其他实施例包括一种形成SOI结构的方法。所述方法可以包括:提供绝缘体上硅(SOI)处理衬底，所述处理衬底具有沿所述处理衬底的深度的基本均匀的电阻率分布以及小于约10每百万原子分率(ppma)的填隙氧(Oi)浓度；对处理衬底的背面区域进行注入，以降低处理衬底的背面区域的电阻率，该注入使得处理衬底的表面区域和芯区域的原有电阻率保持基本不变；以及接合处理衬底与供体晶片。在又一些实施例中，公开了一种绝缘体上硅(SOI)晶片。所述晶片可以包括:衬底，其具有表面区域、芯区域和背端区域；掩埋氧化物层，其位于所述衬底之上并与所述表面区域接触；以及硅层，其位于所述掩埋氧化物层之上。所述衬底的所述背端区域和所述芯区域为P型掺杂的，具有约l-2k0hm-cm的电阻率和约10每百万原子分率的填隙氧浓度。所述表面区域为P型掺杂的或近本征的，并具有约10-20微米(μ m)的深度和大于约3k0hm-cm的电阻率。转到图1，示出了根据本专利技术实施例的绝缘体上硅(SOI)处理衬底2的侧截面图。如图所示，处理衬底2具有沿其深度的基本均匀的电阻率分布，从而处理衬底2的表面区域4具有与芯区域6和背端区域8的电阻率基本相同的电阻率。在各种实施例中，处理衬底2最初是P型掺杂的，具有约l-2k0hm-cm的电阻率。表面区域4可以包括多个电路部件，在某些情况下，可以包含SOI处理衬底2中的基本全部电路部件。在某些情况下，背端区域8基本上完全没有电路部件。在某些情况下，表面区域4的厚度为约10至20 μ m。在各种实施例中，背端区域8的厚度为约50至500纳米(nm)。此外，处理衬底2具有小于约10每百万原子分率(ppma)的基本均匀的填隙氧(Oi)浓度。图2示例出根据实施例形成SOI结构的工艺，由此对处理衬底2的表面区域4进行反向掺杂(即，以与其初始掺杂相反的方式进行掺杂)，以便形成具有大于约3k0hm-cm的电阻率的表面区域4 (例如，其为高电阻率区域或近本征区域)。将理解，术语“高电阻率”可以指约3k0hm_cm至约15k0hm_cm的电阻率,且术语“近本征”可以指约15k0hm_cm或更高的电阻率。如本文中所述，反向掺杂工艺可以形成具有范围从近似该高电阻率水平至近似近本征水平的电阻率的表面区域4。在某些实施例中，通过利用磷、砷或锑中的至少一种注入表面区域4来执行掺杂。掺杂可以进一步包括:在本文中所述的后续SOI结构形成步骤之前，对表面区域本文档来自技高网...
【技术保护点】
一种方法，包括：提供绝缘体上硅（SOI）处理衬底，所述处理衬底具有：沿所述处理衬底的深度的基本均匀的电阻率分布；以及小于约10每百万原子分率（ppma）的填隙氧（Oi）浓度；对所述处理衬底的表面区域进行反向掺杂，使得所述表面区域具有大于约3kOhm?cm的电阻率；以及使所述处理衬底的所述表面区域与供体晶片接合。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：A·B·博图拉，M·D·贾菲，A·J·约瑟夫，K·F·麦卡维，G·普非伊费尔，R·A·费尔普斯，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。