降低高压半导体器件上的RF噪声的双DNW隔离结构制造技术

技术编号:8908132 阅读:320 留言:0更新日期:2013-07-12 00:52
一种位于半导体器件中的隔离结构吸收电子噪声,并且防止衬底漏电流到达其它器件和信号。该隔离结构提供双深N阱(“DNW”)隔离结构,DNW隔离结构围绕RF(射频)器件或其它电子噪声源。该DNW隔离结构延伸到衬底中到达至少大约2.5μm的深度处并且可以连接至VDD。在一些实施例中,还提供了P+保护环并且P+保护环设置在双DNW隔离结构内部、外部或双DNW隔离结构之间。本发明专利技术还提供了降低高压半导体器件上的RF噪声的双DNW隔离结构。

【技术实现步骤摘要】

本专利技术涉及半导体器件,更具体地来说,涉及降低电子噪声的深N阱隔离结构。
技术介绍
RF (射频)半导体器件在高频段工作并且产生电子噪声,该电子噪声可能对以下器件产生不利影响:包括噪声产生器件的电路的其它元件、位于包括该电路的衬底上方的其他器件、以及形成在非常接近于噪声的其他元件上的其他器件。对于进行组合以形成封装件或其他组件(包括RF器件)的各种元件确实存在这种不利影响,以及对于片上系统(SoC)技术也确实存在这种不利影响。尤其对于诸如HVMOS的高压应用(高压金属氧化物半导体)器件确实会存在对其它元件产生不利影响的情况。噪声源可以是形成在衬底上方的器件,并且该噪声源在高(RF)频或高压下工作或者在高频和高压下工作。电感器是可以产生电子噪声的器件的另一个实例。诸如RF发射器或RF接收器的噪声源产生EM (电磁)放射形式的电子噪声,该噪声可以通过空气或其它介质(诸如衬底本身)进行传播。CMOS (互补金属氧化半导体)技术的不断发展导致芯片甚至在更高频率下工作,其中,尤其是在片上系统中,模拟电路和数字电路以比以往更近的距离位于同一芯片上。衬底噪声耦合是令人担忧的影响,因为这种衬底噪声耦合可能对各个其它器件的运行产生不利影响。衬底噪声可以通过金属配线、器件连接或衬底本身耦合到信号中。期望隔离电子噪声并且防止噪声耦合到其它器件和其它信号中。
技术实现思路
为了解决现有技术中所存在的缺陷,根据本专利技术的一方面,提供了一种半导体器件,包括:RF器件,形成在衬底上方;第一深N阱(DNW)杂质区,形成在所述衬底中并且围绕所述RF器件;以及第二 DNW杂质区,形成在所述衬底中并且围绕所述第一 DNW杂质区。在该半导体器件中,所述第一 DNW杂质区和所述第二 DNW杂质区中的每一个都延伸到所述衬底中且到达位于所述衬底的上表面下方的至少2.5 μ m的深度处,并且所述第一 DNW杂质区和所述第二 DNW杂质区中的每一个都完全围绕所述RF器件。在该半导体器件中,所述衬底包括硅并且所述第一 DNW杂质区和第二 DNW杂质区中的每一个都包括N型掺杂剂杂质区,所述N型掺杂剂杂质区位于所述硅衬底的阱区中。在该半导体器件中,所述DNW杂质区中的每一个都连接至VDD。该半导体器件进一步包括:围绕所述RF器件的至少一个P+保护环。在该半导体器件中,所述第一 DNW杂质区和所述第二 DNW杂质区中的每一个都延伸到所述衬底中且到达位于所述衬底的上表面下方的至少2.5 μ m的深度处,并且所述至少一个P+保护环接地并且完全围绕所述RF器件。在该半导体器件中,所述第一 DNW杂质区和所述第二 DNW杂质区中的每一个都延伸到所述衬底中且到达位于所述衬底的上表面下方的至少3.0 μ m的深度处,以及所述半导体器件进一步包括:第一 P+保护环,形成在所述衬底中并且围绕所述RF器件,以及所述第一 DNW杂质区围绕所述第一 P+保护环;第二 P+保护环,形成在所述衬底中并且围绕所述第一 DNW杂质区,以及所述第二 DNW杂质区围绕所述第二 P+保护环;以及第三P+保护环,形成在所述衬底中并且围绕所述第二 DNW杂质区。在该半导体器件中,所述第一 P+保护环,所述第二 P+保护环和所述第三P+保护环中的每一个都接地。在该半导体器件中,所述RF器件包括:晶体管,所述晶体管在5伏以上的电压下工作。在该半导体器件中,所述RF器件包括:RF发射器和RF接收器中的至少一个。在该半导体器件中,所述第二DNW掺杂剂杂质区的宽度为大约2.0ym并且所述第一 DNW掺杂剂杂质区的宽度至少为所述第二 DNW掺杂剂杂质区的宽度的大约2倍。在该半导体器件中,所述第一 DNW杂质区和第二 DNW杂质区中的每一个都延伸到所述衬底中且到达所述衬底的上表面下方的至少3.0ym的深度处;所述第一 DNW掺杂剂杂质区的宽度至少为所述第二 DNW掺杂剂杂质区的宽度的大约3倍;以及所述第一 DNW掺杂剂杂质区至少部分横向延伸到P型杂质区的下方。该半导体器件进一步包括:形成在所述衬底上方的混合信号/逻辑电路,所述混合信号/逻辑电路位于所述第二 DNW掺杂区的外部。在该半导体器件中,所述第一 DNW掺杂区和第二 DNW掺杂区中的每一个都从所述衬底的衬底表面向下延伸,以及其中,所述第一 DNW掺杂剂杂质区和第二 DNW掺杂剂杂质区中的每一个都包括N+隔离结构部分,所述N+隔离结构部分位于所述衬底表面处。在该半导体器件中,所述衬底包括P型硅衬底。在该半导体器件中,所述半导体器件包括片上系统集成电路,所述片上系统集成电路包括位于所述衬底上方的数字、模拟和混合信号功能件。根据本专利技术的另一方面,提供了一种半导体器件,包括:衬底;电子噪声源,形成在所述衬底上方,所述电子噪声源包括:设置在所述衬底上方的第一位置处的电子噪声产生器件,或连接至所述衬底的所述第一位置处的电子噪声产生器件;第一深N阱(DNW)杂质区,形成在所述衬底中并且围绕所述第一位置;以及第二 DNW杂质区,形成在所述衬底中并且围绕所述第一 DNW杂质区。在该半导体器件中,所述衬底包括P型半导体衬底,所述第一 DNW杂质区和第二DNW杂质区中的每一个都延伸到所述衬底中且到达所述衬底的上表面下方的至少2.5μπι的深度处,以及所述电子噪声源连接至大约5伏或更大的电压源。在该半导体器件中,所述第一 DNW杂质区和第二 DNW杂质区连接至VDD,以及其中所述半导体器件是片上系统器件。该半导体器件进一步包括:围绕所述第一位置并且接地的至少一个P+保护环。附图说明当结合附图进行阅读时,可以通过以下详细描述更好地理解本专利技术。应该强调的是,根据惯例,附图中各个部件没有按比例绘制。相反,为了清楚,各个部件的尺寸可以被任意增加或减少。在整个说明书和附图中,相同的标号用于指定相同的部件。图1是根据本公开内容的双DNW隔离结构的实施例的俯视平面图;图2是本公开内容的双DNW隔离结构的实施例的横截面图;图3是本公开内容的双DNW隔离结构的另一实施例的横截面图;以及图4是本公开内容的双DNW隔离结构的另一实施例的横截面图。具体实施例方式根据各个实施例,图1所示的结构位于衬底2上方,该结构是集成电路或其它半导体器件的一部分,该集成电路或者其他半导体器件在高频和高压下工作并且包括至少一个电子噪声源,例如,有关RF操作的噪声或其它EM (电磁)噪声。集成电路还包括:期望与电子噪声隔离的大量其它器件、信号和其它部件。在一个实施例中,图1所示的结构为片上系统集成电路的一部分,该片上系统集成电路包括:单个芯片衬底上方的数字信号、模拟信号、混合信号以及射频功能件。在另一个实施例中,片上系统集成电路包括少于前面所列的所有功能件。射频(RF)是在大约3kHz至300GHz范围内的振荡频率,该震荡频率与无线电波的频率相对应,并且与携带无线电信号的交流电流相对应。在RF范围内工作的器件包括在射频振荡的电流。RF电流的能量可以从导体以电磁波的形式卿,EM (电磁)噪声)辐射到空间中。图1是包括噪声源的衬底的一部分的俯视平面图,以及示出了根据本专利技术的双深N阱(DNW)隔离结构的布置的实施例。示出了衬底2的一部分。衬底2是半导体材料。在一个实施例中,衬底2是硅。在其它实施例中,衬底2由其它适当半本文档来自技高网...

【技术保护点】
一种半导体器件,包括:RF器件,形成在衬底上方;第一深N阱(DNW)杂质区,形成在所述衬底中并且围绕所述RF器件;以及第二DNW杂质区,形成在所述衬底中并且围绕所述第一DNW杂质区。

【技术特征摘要】
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【专利技术属性】
技术研发人员:黄崎峰陈家忠梁其翔李孝纯
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:

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