具有高击穿电压的半导体器件及其制造方法技术

一种半导体器件及其制造方法，该半导体器件包括：第一和第二n型阱，形成在p型半导体衬底中，第二n型阱深于第一n型阱；第一和第二p型背栅区，形成在第一和第二n型阱中；第一和第二n型源极区，形成在第一和第二p型背栅区中；第一和第二n型漏极区，形成在第一和第二n型阱中，且位于与第一和第二n型源极区相对的位置处，将第一和第二p型背栅区夹在中间；以及场隔离膜，形成在该衬底上，该场隔离膜在第一和第二p型背栅区之间以及第一和第二n型漏极区之间的位置处；由此第一晶体管形成在第一n型阱中，而具有高于第一晶体管的反向电压耐受性的第二晶体管形成在第二n型阱中。本发明专利技术可形成具有反向电压耐受性的高击穿电压MOS晶体管。

【技术实现步骤摘要】

本专利技术的实施例涉及一种半导体器件及其生产过程。
技术介绍
近年来，例如汽车的电子控制业已得到研发。已经花费了大量精力来研发将数字电路和高击穿电压晶体管合成一个系统的LSI芯片。例如，作为高击穿电压晶体管的DMOS(双扩散M0S)晶体管是众所周知的。例如，在n沟道晶体管中，p型背栅区形成在n型外延层的表面部分中，而n+型源极区形成在该p型背栅区中。N型漏极区形成为与源极区相对，并将n型外延层和p型背栅区的部分夹在其间。即使当没有通过扩散形成浓度梯度时，这种具有源极区和周围背栅区的双结构的晶体管结构也被称为DMOS晶体管。例如，n型外延层在p型硅衬底上生长，而p型背栅区形成在该n型外延层中。N+型源极区形成在P型背栅区中，而P型背栅区和Tl.型源极区连接至相同的电位。P型背栅区暴露在邻近源极区的表面的部分构成沟道区，而n型漏极区形成在与沟道区相对的n型外延层中，在n型漏极区和沟道区之间夹有LOCOS场隔离膜。N型高浓度区形成在沟道区和LOCOS场隔离膜之间，而栅隔离膜形成在沟道区和n型高浓度区上。栅电极形成在栅隔离膜上，且延伸至LOCOS场隔离膜上。因此，形成DMOS晶体管。施加到漏极区的高压通过位于LOCOS场隔离膜下方的n型区的电阻在平行于表面的方向上被减小(例如，参见日本未经审查的专利申请公布(Kokai)第2009239096号)。通过使用外延生长制造的衬底是昂贵的。为了降低成本，优选地，不使用外延衬底来形成高击穿电压晶体管。车载LSI被称为CAN (控制器局域网)驱动器。CAN被设计为用于在电子模块之间通过通用总线进行通信，且通常由电池电源(12V到24V)施加电压。即使由于某些移动故障使LSI与接地断开，也不需要改变总线电位。为了满足这种需要，DMOS晶体管应当耐受反向极性电压。耐受极性反向于正常施加的电压极性的电压的能力被称为反向电压耐受性(reverse voltage durability)。
技术实现思路
本专利技术的一个目的在于提供一种半导体器件及其制造方法，在该半导体器件中，具有反向电压耐受性的高击穿电压MOS晶体管与其他类型半导体元件同时存在。根据本专利技术的一个方案，一种装置包括:p型半导体衬底；第一 n型阱，形成在该p型半导体衬底中，该第一 n型阱距所述衬底表面具有第一深度；第二 n型阱，形成在该P型半导体衬底中，该第二 n型阱距所述衬底表面具有第二深度，所述第二深度小于所述第一深度；第一 P型背栅区和第二 P型背栅区，分别形成在所述第一 n型阱和所述第二 n型讲中；第一 n型源极区和第二 n型源极区，分别形成在所述第一 p型背栅区和所述第二P型背栅区中；第一 n型漏极区和第二 n型漏极区，分别形成在所述第一 n型阱和所述第二 n型阱中，且位于与所述第一 n型源极区和所述第二 n型源极区相对的位置处，所述第一 p型背栅区和所述第二 P型背栅区位于所述第一 n型漏极区与第二 n型漏极区之间；以及场隔离膜，形成在所述衬底上，所述场隔离膜分别在所述第一 P型背栅区和所述第二 P型背栅区之间以及所述第一 n型漏极区和所述第二 n型漏极区之间的位置处；其中具有低反向电压耐受性的第一晶体管形成在所述第一 n型阱中，而具有高于所述第一晶体管的反向电压耐受性的第二晶体管形成在所述第二n型阱中。根据本专利技术的另一个方案，一种制造装置的方法包括:通过将n型杂质离子注入到p型半导体衬底中来形成第一 n型阱；通过热处理使所述第一 n型阱的所述n型杂质扩散，从而形成深度增加的第一扩大n型讲；在所述p型半导体衬底中形成隔离膜；通过在所述p型半导体衬底中进行n型杂质的离子注入来形成第二 n型阱，所述第二 n型阱浅于所述第一扩大n型阱；通过在所述第一扩大n型阱和所述第二 n型阱中进行p型杂质的离子注入来形成第一 P型背栅区和第二 P型背栅区；形成第一栅电极和第二栅电极，所述第一栅电极和第二栅电极从所述第一背栅区和所述第二背栅区上方延伸至所述隔离膜上；通过在所述第一背栅区和所述第二背栅区中进行n型杂质的离子注入来形成第一n型源极区和第二 n型源极区；以及通过在与所述第一 n型源极区和所述第二 n型源极区相对的位置处进行n型杂质的离子注入来形成第一 n型漏极区和第二 n型漏极区，在所述第一扩大n型阱和所述第二n型阱中的所述第一背栅区和所述第二背栅区以及场隔离膜位于所述第一 n型漏极区与第二n型漏极区之间。附图说明图1是示出根据本专利技术的实施例的高击穿电压晶体管的两个基本构造的剖面图。图2A到图2S是示出根据本专利技术的实施例的包括多个不同类型的半导体元件的半导体器件制造过程的主要步骤的剖面图。图3A和图3B是常规高压NDMOS晶体管的剖面图和局部截断平面图，图3C和图3D是反向电压耐受的高击穿电压NDMOS晶体管的剖面图和局部截断平面图，以及图3E是列出其特征的比较值的表格。图4A和图4B是用于保护常规高压NMOS晶体管的齐纳二极管的剖面图和局部截断平面图，图4C和图4D是用于保护反向电压耐受的高击穿电压NMOS晶体管的齐纳二极管的剖面图和局部截断平面图，以及图4E是列出尺寸a、b和c的比较值的表格。图5A是示出CAN系统应用的等效电路图，以及图5B是由图5A中的虚线限定的局部放大图。具体实施例方式图1示出形成在p型硅衬底上的两个不同的n型DMOS晶体管。如图1的右手部分所示，通过在高加速能量下进行离子注入形成n型漂移区NDl。常用的离子注入设备具有大约2MeV的最大加速能量。在注入P+离子的情况下，离子注入可形成深度约2.5 ii m的n型区。例如，通过公知方法，在硅衬底Psub的表面上形成氧化硅的浅沟槽隔离(STI)，其可作为场隔离膜、器件隔离区等。由于制造STI不需要伴随杂质扩散的高温处理，因此，处理步骤的顺序可以各种方式改变。在n型漂移区NDl中注入p型杂质以形成p型背栅阱PBGl。n型源极区SI形成在P型背栅阱PBGl中。夹在n型源极区SI与n型漂移区NDl之间的p型背栅阱PBGl的表面部分可构成沟道区CHl。N型漏极区Dl经由STI布置在n型漂移区NDl中位于沟道区CHl的那侧上，该n型漏极区Dl与n型源极区SI相对。用这种方式形成栅电极Gl，使其覆盖沟道区CHl并延伸至STI区上。在下文中，连接至半导体区域的电极将被赋予与半导体区域相同的符号。衬底偏压电极SB连接至p型衬底Psub。因此，形成高击穿电压DMOS晶体管。这里，假设高击穿电压DMOS晶体管由于某种原因或故障与接地断开。向漏极Dl施加有例如相当于电源电压(12V到24V)的电压，且如果衬底与接地断开，衬底电压将在高压区的影响下提高到相当于电源电压(12V到24V)的电压。在连接至其它LSI的端子处的电压将保持在大约OV到4.1V，这取决于其它器件的正常电压状态。因此，在这种端子处的电压变得低于衬底电压。似乎是端子接收负电压。如果其不能耐受负电压，就可能将电源偏压从衬底施加到端子而干扰与其它LSI的通信，并且在最坏的情况下甚至可能导致部分部件的损坏。高压将被施加到漏极D1，并且在大多数情况下，p型背栅阱PBGl和p型衬底Psub通常将处在大约接地电位(ground potential)，即在几乎相同的电位处。因此，器件不需要耐受P型背栅阱PB本文档来自技高网...

【技术保护点】
一种半导体器件，包括：p型半导体衬底；第一n型阱，形成在该p型半导体衬底中，该第一n型阱距该衬底表面具有第一深度；第二n型阱，形成在该p型半导体衬底中，该第二n型阱距该衬底表面具有第二深度，所述第二深度小于所述第一深度；第一p型背栅区和第二p型背栅区，分别形成在所述第一n型阱和所述第二n型阱中；第一n型源极区和第二n型源极区，分别形成在所述第一p型背栅区和所述第二p型背栅区中；第一n型漏极区和第二n型漏极区，分别形成在所述第一n型阱和所述第二n型阱中，且位于与所述第一n型源极区和所述第二n型源极区相对的位置处，所述第一p型背栅区和所述第二p型背栅区位于所述第一n型漏极区与第二n型漏极区之间；以及场隔离膜，形成在所述衬底上，所述场隔离膜分别在所述第一p型背栅区和所述第二p型背栅区之间以及所述第一n型漏极区和所述第二n型漏极区之间的位置处；其中具有低反向电压耐受性的第一晶体管形成在所述第一n型阱中，而具有高于所述第一晶体管的反向电压耐受性的第二晶体管形成在所述第二n型阱中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：高田和彦，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：