形成Finfet掺杂鳍状物的方法技术

本发明专利技术提供了一种形成Finfet掺杂鳍状物的方法，包括提供半导体基底，并在半导体基底上形成图案化硬掩膜；刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除图案化硬掩膜；在沟槽内形成绝缘体氧化物；刻蚀半导体侧壁，使半导体侧壁高度低于绝缘氧化物高度；在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；刻蚀绝缘体氧化物，使绝缘体氧化物顶部端面低于半导体鳍状物的顶部端面。因此，不需要对半导体鳍状物进行离子注入掺杂，而是在半导体基底上直接外延生成掺杂了的鳍状物，形成的掺杂的半导体鳍状物无论其顶部和侧壁都具有均匀的掺杂效果，提高了Finfet的整体性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及形成Finfet晶体管中掺杂鳍状物(fin)的方法。
技术介绍
场效应晶体管(FET) —直是用来制造专用集成电路芯片、静态随机存储器(SRAM)芯片等产品的主导半导体技术。随着半导体器件的日趋小型化，FET短沟道效应愈发严重，为解决如当FET进入22nm节点后的短沟道效应，进而发展出三维的FETjn Finfet (鳍片式场效应晶体管)。图1a展示出现有Finfet的结构示意图，半导体基底I上形成有绝缘体氧化物3，长而薄的半导体鳍状物3从绝缘体氧化物2中突起，多晶硅栅极5包围鳍状物3的三个侧面，将半导体鳍状物3掺杂，并在鳍状物3的两端生成源/漏极区(未示出)，栅氧化物4将多晶硅或者金属栅极5与半导体鳍状物2隔开，当Finfet工作时，多晶硅或者金属栅极5能够在半导体鳍状物3的三个侧面上感应出导电沟道。Finfet由于其能避免短沟道效应以及工艺简单而被广泛关注。图1b显示了 Finfet制造过程中的结构示意图，在进行Finfet制造中，形成掺杂的半导体鳍状物时，常用的过程如下，提供半导体基底1，如单晶硅基底，并在单晶硅基底I上形成图案化的SiN硬掩膜6，刻蚀单晶硅基底1，形成多个半导体侧壁8，以及相邻两个半导体侧壁8之间的高纵深比的沟槽7，将绝缘氧化物2沉积于沟槽7中，且绝缘氧化物2的高度低于沟槽7的高度，因此，即在绝缘氧化物2上形成了半导体鳍状物3，去除SiN硬掩膜6，对半导体鳍状物3进行离子注入掺杂。然而，当对半导体鳍状物3进行离子注入掺杂时，由于注入离子的随机变化，并且由于半导体鳍状物3的形貌为条状，就会使得半导体鳍状物3的顶部与其侧壁存在掺杂差异，如图1c所示，不均匀的掺杂会导致Finfet整体性能的变差，因此，Finfet鳍状物的掺杂均匀性是现在Finfet制造时亟待解决的问题。
技术实现思路
本专利技术提供了一种，解决现有Finfet鳍状物进行离子注入掺杂时，掺杂均匀性差的问题。本专利技术采用的技术手段如下:一种，包括:提供半导体基底，并在所述半导体基底上形成图案化硬掩膜；刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜；在所述沟槽内形成绝缘体氧化物，所述绝缘体氧化物高度等于所述沟槽高度；刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度；在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。进一步，所述半导体基底材料为单晶硅，所述绝缘体氧化物材料为SiO2 ;其中，利用湿法刻蚀所述半导体侧壁，刻蚀剂为NH3.Η20或者四甲基氢氧化铵；利用湿法刻蚀所述绝缘体氧化物，刻蚀剂为稀释的HF溶液。进一步，所述外延生长的所述半导体鳍状物为SiB，SiGe, SiC, SiP, SiAs, SiGeB,SiCB, GaN, InAs, InP 之一。进一步，所述SiGe中Si与Ge的原子比为20:1至6: 4。进一步，所述SiB，SiGeB, SiCB 中 B 的浓度为 IO14 至 8 X 1021atoms/cm3。进一步，所述SiC中Si与C的原子比为100: I至20: I。依据本专利技术提供的方法，不需要对半导体鳍状物进行离子注入掺杂，而是在半导体基底上直接外延生成掺杂了的鳍状物，因此,如此生成的半导体鳍状物无论其顶部和侧壁都具有均匀的掺杂效果，提高了 Finfet的整体性能。附图说明图1a为Finfet的结构示意图；图1b为Finfet制造过程中的结构示意图；图1c为对Finfet的半导体鳍状物进行离子注入掺杂的示意图；图2为本专利技术一种流程图；图3a 图3d为本专利技术制作Finfet掺杂鳍状物的流程结构示意图。具体实施例方式以下结合附图对本专利技术的原理和特征进行描述，所举实例只用于解释本专利技术，并非用于限定本专利技术的范围。本专利技术提供了一种，如图2所示，包括如下步骤:提供半导体基底，并在所述半导体基底上形成图案化硬掩膜；刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜；在所述沟槽内形成绝缘体氧化物；刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度；在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。以下结合附图3a 3d详细描述本专利技术制作Finfet掺杂鳍状物的方法过程。如图3a所示，提供半导体基底11，半导体基底11的材料一般为单晶硅材料，在半导体基底11上形成图案化的硬掩膜14，硬掩膜14 一般为SiN，图案化硬掩膜14为长而薄的条状。通过硬掩膜14刻蚀半导体基底11，形成多个半导体侧壁13，以及侧壁13之间的沟槽15 ;在沟槽15中形成绝缘体氧化物12，绝缘体氧化物12材料优选为Si02。参照图3b，去除硬掩膜14，利用湿法刻蚀去除部分半导体侧壁13，优选以NH3 -H2O或者四甲基氢氧化铵为刻蚀剂，由于半导体侧壁13的材料为单晶硅，绝缘体氧化物12为Si02，NH3*H20或者四甲基氢氧化铵为刻蚀剂相对于SiO2为惰性，只对单晶硅具有刻蚀作用，因而，刻蚀后可使得刻蚀后的半导体侧壁13’的顶部端面低于绝缘氧化物12的顶部端面，即使半导体侧壁13凹陷；在刻蚀后的半导体侧壁13’的顶部外延生长掺杂的半导体鳍状物14，如图3c所示，其中，掺杂的半导体鳍状物的材料可以是SiB, SiGe，SiC, SiP, SiAs, SiGeB, SiCB, GaN,InAs，InP等中的一种，且优选的，SiGe中Si与Ge的原子比为20:1至6: 4, SiB, SiGeB,SiCB中B的浓度为IO14至8X1021atoms/cm3，SiC中Si与C的原子比为100: I至20: I ；作为本领域技术人员公知的技术手段，对如何外延生长掺杂的半导体鳍状物14不做限定，在实现时可根据具体情况选择合适的外延生长参数。如图3d所示，在外延生长了掺杂的半导体鳍状物14后，对绝缘体氧化物12进行湿法刻蚀，优选刻蚀剂为稀释的HF溶液，由于HF溶液相对于Si呈惰性，可选择去除以SiO2为材料的绝缘体氧化物12，因此，可以使得绝缘体氧化物顶部端面低于半导体鳍状物的顶部端面，如此，即将掺杂的半导体鳍状物14露出绝缘体氧化物表面。依据本专利技术提供的方法，不需要对半导体鳍状物进行离子注入掺杂，而是在半导体基底上直接外延生成掺杂了的鳍状物，因此,如此生成的半导体鳍状物无论其顶部和侧壁都具有均匀的掺杂效果，提高了 Finfet的整体性能。以上所述仅为本专利技术的较佳实施例而已，并不用以限制本专利技术，凡在本专利技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本专利技术保护的范围之内。本文档来自技高网...

【技术保护点】
一种形成Finfet掺杂鳍状物的方法，包括：提供半导体基底，并在所述半导体基底上形成图案化硬掩膜；刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜；在所述沟槽内形成绝缘体氧化物；刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度；在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物；刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。

【技术特征摘要】
1.一种形成Finfet掺杂鳍状物的方法，包括: 提供半导体基底，并在所述半导体基底上形成图案化硬掩膜； 刻蚀半导体基底形成多个半导体侧壁，以及相邻两个半导体侧壁之间的沟槽，去除所述图案化硬掩膜； 在所述沟槽内形成绝缘体氧化物； 刻蚀所述半导体侧壁，使所述半导体侧壁高度低于所述绝缘氧化物高度； 在刻蚀后的半导体侧壁顶部外延生长掺杂的半导体鳍状物； 刻蚀所述绝缘体氧化物，使所述绝缘体氧化物顶部端面低于所述半导体鳍状物的顶部端面。2.根据权利要求1所述的方法，其特征在于，所述半导体基底材料为单晶硅，所述绝缘体氧化物材料为SiO2 ;其中，利用湿法刻蚀所述半导体侧壁，刻蚀剂为NH3.H2...

【专利技术属性】
技术研发人员：禹国宾，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：