【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子存储器,且更确切地说,涉及随机存取存储器。
技术介绍
在许多应用中,DRAM(动态随机存取存储器)存储由一个或一个以上处理单元使用的数据和指令。虽然处理单元通常集成在单个硅裸片(芯片)上,但是一部分DRAM或整个DRAM可集成在与处理单元相同的裸片上,或者一部分DRAM可集成在电耦合到含有处理单元的裸片的单独裸片上。集成在与含有存取DRAM的处理单元的裸片分开的裸片上的DRAM可以称为外部存储器。外部存储器可设计成成本相对较低但密度较高,其中密度可指代每单位面积的硅裸片上的字节数目,或者可以存储和存取的字节的总数。然而,折中是一个裸片上的外部存储器与另一裸片上的处理单元之间的常规电耦合可能没有足够的带宽来支撑外部存储器与处理单元之间的高速通信。在一些应用中,DRAM可嵌入在与存取DRAM的处理单元相同的裸片上,简称为eDRAM(嵌入式DRAM)。嵌入允许较宽的总线和存取速度,使得eDRAM是相对低延迟的存储器。与制造DRAM的较简单工艺相比,将处理单元通常制造成CMOS (互补金属氧化物半导体)逻辑的成本相对较高,因为涉及的处理步骤较多。相应地,增加制造与逻辑(处理单元)一起嵌入的eDRAM的处理步骤会增加总制造成本。此外,在具有其它处理单元的裸片上嵌入eDRAM会消耗宝贵的裸片面积。因为每单位裸片的成本随着裸片面积的增加而实质性增加,所以制造包括eDRAM和CMOS逻辑两者的裸片可能对于一些应用来说在经济方面不可行。
技术实现思路
在一实施例中,一种封装集成电路包含具有随机存取存储器的第一裸片,其中所述随机存取存储器包含具有第一延迟的第一 ...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.08.24 US 12/862,0941.一种封装集成电路,其包括: 第一裸片,其包括随机存取存储器,所述随机存取存储器包括具有第一延迟的第一存储块,和具有小于所述第一延迟的第二延迟的第二存储块;以及 第二裸片,其包括有源侧,和用以将所述有源侧电耦合到所述随机存取存储器的穿裸片通孔。2.根据权利要求1所述的封装集成电路,所述第一存储块具有第一存储器密度,且所述第二存储块具有小于所述第一存储器密度的第二存储器密度。3.根据权利要求2所述的封装集成电路,其中所述第一存储器密度在128Mb到8Gb的范围内。4.根据权利要求2所述的封装集成电路,其中所述第二存储器密度在IMb到256Mb的范围内。5.根据权利要求1所述的封装集成电路,其中所述第一延迟比所述第二延迟大至少两倍。6.根据权利要求1所述的封装集成电路,其中所述第二延迟选自由零循环和I个循环组成的群组。7.根据权利要求1所述的封装集成电路,其中所述随机存取存储器是选自由动态随机存取存储器和磁阻随机存取存储器组成的群组。8.一种封装集成电路,其包括: 第一裸片,其包括随机存取存储器,所述随机存取存储器包括具有第一延迟的第一存储块,具有小于所述第一延迟的第二延迟的第二存储块,电耦合到所述第一存储块的第一组封装触点,和电耦合到所述第二存储块的第二组封装触点;以及 第二裸片,其包括有源侧,电耦合到所述有源侧且电耦合到所述第一组封装触点的第三组封装触点,和电耦合到所述有源侧且电耦合到所述第二组封装触点的第四组封装触点。9.根据权利要求8所述的封装集成电路,所述第一存储块具有第一存储器密度,且所述第二存储块具有小于所述第一存储器密度的第二存储器密度。10.根据权利要求9所述的封装集成电路,其中所述第一存储器密度在128Mb到8Gb的范围内。11.根据权利要求9所述的封装集成电路,其中所述第二存储器密度在IMb到256Mb的范围内。12.根据权利要求8所述的封装集成电路,其中所述第一延迟比所述第二延迟大至少两倍。13.根据权利要求8所述的封装集成电路,其中所述第二延迟选自由零循环和I个循环组成的群组。14.一种系统,其包括: 第一裸片,其包括具有第一密度和第一延迟的第一存储块,和具有小于所述第一密度的第二密度和大于所述第一延迟的第二延迟的第二存储块;以及 第二裸片,其包括用以存取存储在所述第一裸片中的数据的第一功能单元,和与所述第一功能单元通信的第一高速缓冲存储器,其中所述第一高速缓冲存储器具有对所述第一存储块的直接存储器存取。15.根据权利要求14所述的系统,所述第二裸片进一步包括与所述第一功能单元通信的第二高速缓冲存储器,其中所述第二高速缓冲存储器具有对所述第二存储块的直接存储器存取。16.根据权利要求15所述的系统,其中所述第二高速缓冲存储器是比所述...
【专利技术属性】
技术研发人员:顾时群,马修·M·诺瓦克,阿南德·斯里尼瓦桑,
申请(专利权)人:高通股份有限公司,
类型:
国别省市:
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