在硅衬底上生长III-氮化物的新方法技术

本发明专利技术涉及一种电路结构，包括衬底以及位于衬底上方的图案化介电层。该图案化介电层包括多个通孔；以及多个III族V族(III-V)化合物半导体层。该III-V族化合物半导体层包括通孔中的第一层、位于该第一层上方的第二层和介电层、以及位于该第二层上方的体层。本发明专利技术还提供了一种在硅衬底上生长III-氮化物的新方法。

【技术实现步骤摘要】

本公开大体上涉及的是半导体电路制造工艺，并且更具体地涉及的是在硅衬底上形成III族V族(II1-V)化合物半导体膜。
技术介绍
近些年来，由于III族V族化合物半导体(通常称为II1-V化合物半导体)(诸如，氮化镓(GaN)以及其相关的合金)在电子器件和光电器件上的良好应用，一直对其进行着认真的研究。许多πι-v化合物半导体的大带隙和高电子饱和速度也使得其非常适用于高温和高速的功率电子器件。使用II1-V化合物半导体的电压电子器件的特定实例包括高电子迁移率晶体管(HEMT)和其他异质结双极晶体管。使用II1-V化合物半导体的电压光电器件的特定实例包括蓝色发光二极管、激光二极管以及紫外线(UV)光电检测器。II1-V化合物半导体GaN的外延生长膜被使用在这些器件中。可惜GaN外延膜必须生长在衬底上，而不能生长在GaN上，这是因为，在通常用于生长体晶体的温度下，氮的高平衡压力使得得到GaN体晶体非常困难。由于缺少可行的GaN衬底生长方法，所以通常将GaN外延地沉积在不同的衬底(诸如，硅、SiC以及蓝宝石(Al2O3))上。鉴于硅作为生长衬底的与其他生长衬底相比成本更低及其后续处理的性能，尤其将研究重点放在使用硅作为生长衬底。然而，在硅衬底上生长GaN膜也很困难，这是因为，硅的晶格常数和热膨胀率都不同于GaN。在硅衬底上生长GaN膜所产生的大量压力可能导致衬底弯曲或损坏。这种弯曲可能产生多种不利影响。首先，在结晶质的GaN膜中可能产生或出现大量缺陷(脱位)。其次，所得到的GaN膜的厚度将不太均匀；从而导致最终的器件中产生非期望的电性能变化。再次，受到大量压力的GaN膜容易损坏。因此，为了克服上述缺陷，需要形成II1-V化合物半导体膜的新方法。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种电路结构，包括:娃衬底；图案化介电层，位于所述娃衬底上方，并且直接与所述娃衬底的顶面相接触，所述图案化介电层包括穿过介电层的多个通孔，所述多个通孔被布置成六边形图案；纵向生长层，设置在所述衬底上方，并且位于所述图案化介电层中的所述通孔内；ΙΠ族至V族(II1-V)化合物半导体层的横向生长层，设置在所述纵向生长层和所述图案化介电层上方，从而在所述图案化介电层和所述纵向生长层上方形成连续的层；以及II1-V族化合物半导体层的体层，位于所述横向生长层上方。在该电路结构中，还包括:梯度II1-V族超晶格层。在该电路结构中，所述图案化介电层是热氧化硅层。在该电路结构中，所述纵向生长层和所述横向生长层基本上由相同的材料构成。在该电路结构中，所述通孔具有从大约2至大约5的纵横比。在该电路结构中，每个通孔均与邻近的通孔间隔开大约2微米至大约5微米。在该电路结构中，每个通孔的深度均为大约3000埃至大约5000埃。在该电路结构中，每个通孔的直径均为大约1000埃至大约2000埃。在该电路结构中，所述多个通孔在所述图案化介电层上的尺寸和间隔不同。在该电路结构中，所述体层的厚度为大约0.5微米至大约3微米。在该电路结构中，所述电路结构是发光二极管。在该电路结构中，所述电路结构是高电子迁移率晶体管。根据本专利技术的另一方面，提供了一种形成电路结构的方法，包括:提供硅晶圆；沉积介电层；图案化介电层，以形成穿过所述介电层的多个通孔，其中，布置为六边形的所述通孔的深度至少为3000埃；使用大约650摄氏度至大约950摄氏度的工艺温度外延生长纵向生长层，以充分填充所述通孔；使用大约1000摄氏度至大约1200摄氏度的工艺温度在所述纵向生长层和所述图案化介电层上方外延生长横向生长层；外延生长梯度III族至V族(II1-V)化合物半导体层，所述II1-V族化合物半导体层具有减小的铝浓度和增大的镓浓度；以及在所述梯度II1-V族层上方外延生长氮化镓层。在该方法中，沉积所述介电层包括:沉积热氧化硅层。在该方法中，所述多个通孔具有大约2至大约5的纵横比。在该方法中，外延生长所述纵向生长层所使用的工艺压力大于大约300ΤΟ1Γ。 在该方法中，所述纵向生长层厚于所述介电层。在该方法中，外延生长所述横向生长层所使用的工艺压力从大约IOTorr至大约300Torro在该方法中，所述梯度II1-V族层的厚度为大约0.5微米至大约3微米。 在该方法中，硅晶圆具有[111]的晶体定向。附图说明为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中:图1和图2示出了形成III族V族半导体膜的现有技术工艺；图3是示出了根据本公开的多个实施例的步骤的工艺流程图；以及图4A至图4G是根据本公开的多个实施例的在制造阶段中的截面图；图5A至图5B是根据本公开的多个实施例的电路结构产品的截面图；图6A是根据本公开的多个实施例的功率晶体管器件的截面图；以及图6B是根据本公开的多个实施例的发光二极管的截面图。具体实施例方式下面，详细讨论本公开各实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本公开的具体方式，而不用于限制本公开的范围。提供了形成III族V族(下文中称为II1-V)半导体膜的新颖方法以及所得到的结构。在整个说明中，术语“II1-V化合物半导体”涉及的是包括了至少一种III族元素和一种V族元素的化合物半导体材料。术语“II1-N化合物半导体”指的是其中的V族元素是氮的II1-V化合物半导体。示出了本专利技术的说明性实施例的制造阶段。本领域的技术人员将意识到，可以在所描述的阶段之前或之后进行其他制造步骤。在本专利技术的各个附图和说明性实施例中，类似的参考标号被用于表示类似的元件。如果能够克服在娃衬底上生长GaN膜的困难,则对于GaN的生长而言,娃衬底由于其低成本、大直径、高结晶、高表面质量、可控的传导性以及高导热性是十分有吸引力的。使用硅衬底也使得GaN基的光电子器件容易与硅基的电子器件集成在一起。如所论述的那样，将厚II1-N膜生长到几微米(例如，5微米)具有许多挑战，这些挑战包括CTEdI1-N材料与硅之间的热膨胀系数)不匹配以及晶格常数不匹配。以前一种方案使用了多个由略微有所不同的材料形成的层来减小位于硅晶圆与πι-v族化合物半导体层之间的界面上的应力。在硅晶圆的上面可以生长薄成核层。例如，可以在硅晶圆上生长厚度为大约150nm-300nm的氮化铝(AlN)层。可以在该成核层上生长梯度层。在一些情况下，梯度层可以具有铝含量减少而镓含量增加的浓度已读。该梯度层可以具有从大约500nm至IOOOnm的厚度，其最顶部大部分梯度变化成了氮化镓。在梯度层上沉积有体氮化镓层。可以通过在下面的层上产生较小界面应力而沉积该体氮化镓层，然而，可以将体氮化镓层仅沉积至大约3微米厚。更厚的体层仍旧会导致破损和额外的缺陷。另一个以前的方案是外延横向生长(ELOG)技术。图1和图2示出了传统的ELOG技术。参考图1，提供衬底10。包含氮化物半导体(即，其中的V族元素是氮的II1-V化合物半导体，诸如，GaN)的底层12形成在衬底10上。然后，在底层12上形成了介电掩模14。然后，外延生长II1-V化合物半导体层16，其中，该生长包括纵向生长化合物以及横向生长化合物，该生长实际上本文档来自技高网...

【技术保护点】
一种电路结构，包括：硅衬底；图案化介电层，位于所述硅衬底上方，并且直接与所述硅衬底的顶面相接触，所述图案化介电层包括穿过介电层的多个通孔，所述多个通孔被布置成六边形图案；纵向生长层，设置在所述衬底上方，并且位于所述图案化介电层中的所述通孔内；III族至V族(III?V)化合物半导体层的横向生长层，设置在所述纵向生长层和所述图案化介电层上方，从而在所述图案化介电层和所述纵向生长层上方形成连续的层；以及III?V族化合物半导体层的体层，位于所述横向生长层上方。

【技术特征摘要】
2011.11.07 US 13/290,5341.一种电路结构,包括: 娃衬底； 图案化介电层，位于所述硅衬底上方，并且直接与所述硅衬底的顶面相接触，所述图案化介电层包括穿过介电层的多个通孔，所述多个通孔被布置成六边形图案； 纵向生长层，设置在所述衬底上方，并且位于所述图案化介电层中的所述通孔内； III族至V族(II1-V)化合物半导体层的横向生长层，设置在所述纵向生长层和所述图案化介电层上方，从而在所述图案化介电层和所述纵向生长层上方形成连续的层；以及II1-V族化合物半导体层的体层，位于所述横向生长层上方。2.根据权利要求1所述的电路结构，还包括:梯度II1-V族超晶格层。3.根据权利要求1所述的电路结构，其中，所述图案化介电层是热氧化硅层。4.根据权利要求1所述的电路结构，其中，所述纵向生长层和所述横向生长层基本上由相同的材料构成。5.根据权利要求1所述的电路结构，其中，所述通孔具有从大约2至大约5的纵横比。6.根据权利要...

【专利技术属性】
技术研发人员：陈祈铭，刘柏均，林宏达，张晋诚，喻中一，蔡嘉雄，黃和涌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：