一种单线串行接口主模块及其采样数据信息的方法技术

本发明专利技术公开了一种单线串行接口SSI主模块，包括：采样延迟控制单元，用于发送延迟指令给状态机单元；状态机单元，用于根据所述延迟指令，从SSI主模块发完所述读操作帧中的最后一位地址信息时起，等待一个延迟时间后，发送采样控制信号给选择器单元；选择器单元，用于在收到采样控制信号后，打开与所述采样单元的传输通道；采样单元，用于采样来自SSI从模块的数据信息。本发明专利技术实施例还提供相应的方法。本发明专利技术技术方案采用采样延迟控制单元发送延迟指令，使状态机单元延迟发出采样控制信号，从而控制采样单元延迟采样数据信息，可以避免因IO?PAD放电缓慢导致的数据接收出错的问题。

【技术实现步骤摘要】

本专利技术涉及通信
，具体涉及。
技术介绍
芯片上外设接口的线越多，输入输出焊盘(10 PAD)就越多，芯片的面积就会越大。单线串行接口(Single wire Serial Interface, SSI)是目前常用的一种外设接口，其最大特点是只用一根线进行传输。因此，使用SSI作为外设接口，可更好的控制芯片面积。如图1所示，通过SSI连接的两个芯片都要具有各自的SSI模块，且分别为SSI主模块(Master)和 SSI 从模块(Slave)。如图2所示，SSI模块使用双向焊盘(PAD)，其包括三条线与PAD连接，分别承载不同的信号，其中，sd_in是输入信号,sd_out是输出信号,sd_out_oe是输出控制信号,该sd_out_oe高电平有效。SSI采用单线传输，因而在读操作中一定会出现单线控制权切换的场景。在切换过程中，IO PAD由于没有驱动，会由下拉电阻控制，SSI Master释放单线控制权后，下拉电阻自行放电，由于放电速度缓慢，此时SSI Master采样的话，单线上的电平可能还没有完全拉低而处于半高电平，如果SSI Master采样到该半高电平而提前采样数据，就会导致数据接收出错。目前，为解决该数据接收出错的问题，是在板级加下拉电阻，加快IOPAD下拉电阻的放电速度，但是这种方法，稳定性和灵活性都比较差，不能很好的解决数据接收出错的问题。
技术实现思路
本专利技术实施例提供，以更好的解决现有技术中采用SSI存在的数据接收错误的问题。第一方面，本专利技术实施例提供一种单线串行接口 SSI主模块，包括:状态机单元、选择器单元、采样单元以及采样延迟控制单元；其中:所述采样延迟控制单元与所述状态机单元连接，用于在所述SSI主模块每次上电或复位后发送第一个读操作帧中的最后一位地址信息之前，发送延迟指令给所述状态机单元;所述状态机单元与所述选择器单元连接，用于根据所述延迟指令，从所述SSI主模块发完所述读操作帧中的最后一位地址信息时起，等待一个延迟时间后，发送采样控制信号给选择器单元；所述选择器单元的一端与所述采样单元连接，另一端通过单线与SSI从模块连接，所述选择器单元用于在收到采样控制信号后，打开与所述采样单元的传输通道，以便所述SSI从模块将所述读操作帧中的地址信息所对应的数据信息输入到所述采样单元；所述采样单元，用于采样来自所述SSI从模块的数据信息。在第一方面的第一种可能的实施方式中，所述采样延迟控制单元发送的延迟指令中包括用于指示延迟时间的配置信息mst_Ck_Cfg;所述状态机单元具体用于根据所述延迟指令，在所述SSI主模块发完所述读操作帧中的最后一位地址信息时起，等待延迟时间0.5Xmst_ck_cfg后,发送采样控制信号给所述选择器单元。结合第一方面的第一种可能的实施方式，在第二种可能的实施方式中，所述米样延迟控制单元发送的延迟指令中的配置信息mst_ck_cfg满足下述条件:(Master Delay)ffC+(Slave Delay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5Xmst_ck_cfg+Tl - T2 ；其中，(Master Delay)w。是所述SSI主模块一侧信号传输的最大延迟，(Slave Delay)w。是所述SSI从模块一侧信号传输的最大延迟，(Board_dly)ffC是板级信号传输的最大延迟，CLK_SKEff是时钟最大偏差，Tl是所述SSI主模块从发完所述读操作帧中的最后一位地址信息时起到SSI主模块开始检测所述读操作帧中的读数据同步位的时间，T2是所述SSI从模块从接收到所述SSI主模块发送的读操作帧中的最后一位地址信息时起到所述SSI从模块取得单线控制权的时间。第二方面，本专利技术实施例提供一种单线串行接口 SSI主模块采样数据信息的方法，包括:向与所述SSI主模块连接的SSI从模块发送读操作帧；从发完所述读操作帧中的最后一位地址信息时起，等待一个延迟时间后，采样所述SSI从模块在接收到所述读操作帧之后发送的数据信息。在第一方面的第一种可能的实施方式中，所述的采样所述SSI从模块在接收到所述读操作帧之后发送的数据信息，包括:检测所述所述SSI从模块在接收到所述读操作帧之后发送的写操作帧中的读数据同步位是否有效；若所述读数据同步位有效，则采样所述SSI从模块发出的数据信息。结合第一方面或第一方面的第一种可能的实施方式，在第二种可能的实施方式中，所述的延迟时间为0.5Xmst_ck_cfg,且满足下述公式:(Master Delay)ffC+(SlaveDelay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5 Xmst_ck_cfg+lclock delay ；其中，(MasterDelay) we是所述SSI主模块一侧信号传输的最大延迟，(Slave Delay)κ是所述SSI从模块一侧信号传输的最大延迟，(Slave Delay)w。是板级信号传输的最大延迟，CLK_SKEW是时钟最大偏差，Tl是所述SSI主模块从发完读操作帧中的最后一位地址信息时起到SSI主模块开始检测所述读操作帧中的读数据同步位的时间，T2是所述SSI从模块从接收到所述SSI主模块发送的读操作帧中的最后一位地址信息时起到所述SSI从模块取得单线控制权的时间。本专利技术实施例采用在单线串行接口主模块增加一个采样延迟控制单元，用于发送延迟指令给状态机单元，使状态机单元延迟发出采样控制信号，从而控制采样单元延迟采样数据信息的技术方案，可以避免因IO PAD下拉电阻放电缓慢导致的数据接收出错的问题，与现有技术中在板级加下拉电阻的方法相比，本实施例方案具有更好的稳定性和灵活性。附图说明图1是两个芯片通过SSI连接的示意图；图2是SSI模块与双向焊盘的连接示意图；图3是本专利技术一个实施例提供的SSI Master的结构示意图；图4是本专利技术另一实施例提供的SSI Master的结构示意图；图5是SSI的传输协议中写操作的帧结构示意图；图6是SSI的传输协议中读操作的帧结构示意图；图7是本专利技术实施例提供的SSI Master采样数据信息的方法的流程图。具体实施例方式请参考图3，本专利技术实施例提供一种单线串行接口(SSI)主模块(Master)。该SSI主模块通过单线与SSI从模块连接。该SSI主模块包括:状态机(FSM)单元301，选择器单元302，采样(SAMPLE)单元303，和采样延迟控制单元(SSI_MST_REGCORE) 304。采样延迟控制单元304，与所述状态机单元301连接，用于在SSI主模块每次上电或复位后发送第一个读操作帧中的最后一位地址信息之前，发送延迟指令给所述状态机单元 301 ；状态机(FSM)单元301，与选择器单元302连接，用于根据所述延迟指令，从所述SSI主模块发完所述读操作帧中的最后一位地址信息时起，等待一个延迟时间后，发送采样控制信号给选择器单元302 ；选择器单元302，一端与所述采样单元303连接，另一端通过单线与SSI从模块连接，用于在收到采样控制信号后，打开与所述采样单元的传输通道，以便所述SSI从模块将所述读操作帧中的地址信息所对应的数据信息输入到采样单元303 ；具体地，SSI从模块本文档来自技高网...

【技术保护点】
一种单线串行接口SSI主模块，其特征在于，所述SSI主模块包括：状态机单元、选择器单元、采样单元以及采样延迟控制单元；其中：所述采样延迟控制单元与所述状态机单元连接，用于在所述SSI主模块每次上电或复位后发送第一个读操作帧中的最后一位地址信息之前，发送延迟指令给所述状态机单元；所述状态机单元与所述选择器单元连接，用于根据所述延迟指令，从所述SSI主模块发完所述读操作帧中的最后一位地址信息时起，等待一个延迟时间后，发送采样控制信号给选择器单元；所述选择器单元的一端与所述采样单元连接，另一端通过单线与SSI从模块连接，所述选择器单元用于在收到采样控制信号后，打开与所述采样单元的传输通道，以便所述SSI从模块将所述读操作帧中的地址信息所对应的数据信息输入到所述采样单元；所述采样单元，用于采样来自所述SSI从模块的数据信息。

【技术特征摘要】

【专利技术属性】
技术研发人员：王琪，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：