应变硅通道半导体结构及其制作方法技术

本发明专利技术公开一种应变硅通道半导体结构及其制作方法，其方法包含：提供一基底；在该基底上形成至少一栅极结构；进行一蚀刻制作工艺以于该栅极结构侧边的该基底中形成至少一凹槽，该凹槽的侧壁向该栅极结构方向凹入且与水平面呈一夹角；以及进行一预烤制作工艺改变该凹槽的形状，使得该凹槽侧壁与水平面所呈夹角变大。

【技术实现步骤摘要】
应变硅通道半导体结构及其制作方法
本专利技术涉及一种应变硅通道半导体结构及其制作方法，特别是涉及一种具有较佳载流子迁移率的应变硅通道半导体结构及其制作方法。
技术介绍
随着现今半导体元件朝向微型化的尺寸发展，晶体管中栅极、源极、漏极的尺寸也随着特征尺寸的减小而跟着不断地缩小。但由于材料先天物理性质的限制，栅极、源极、漏极的尺寸减小会造成晶体管元件中决定电流大小的载流子量减少，进而影响晶体管的效能。因此，提升载流子迁移率以增加晶体管的速度已成为目前半导体
中的一大课题。为了增加载流子迁移率，目前现有的技术手段之一为形成应变硅通道。应变硅通道技术可在不改变栅极宽度的情况下增加电子团和空穴团的迁移率，进而改进其晶体管的运作速度。此作法不须增加电路制造或设计的复杂度即可改善半导体元件的效能，故为业界广为采用。在目前实作中，形成应变硅通道的方法之一即为使用选择性外延成长(selectiveepitaxialgrowth，SEG)技术于一基底形成一晶格排列与基底相同的外延层来作为应力源。该些外延材会具有与硅基底不同的晶格常数，故会对邻近硅通道的晶格造成应力，进而产生应变硅通道，达成迁移率提升的效果。举例言之，对以空穴(h+)作为通道载流子的PMOS晶体管而言，其硅基底上的源极/漏极区域可以形成一硅锗(SiGe)外延层。由于硅锗外延的晶格常数本质上比硅还大，故该硅锗外延层会对邻近通道的晶格造成应力，进而形成一压缩性的应变通道(compressivestrainedchannel)。该压缩性应变通道的能带结构有利于空穴的迁移，故可增加PMOS元件作动的速度。同样地，对以电子(e-)作为载流子的NMOS晶体管而言，其硅基底上的源极/漏极区域可以形成一碳化硅(SiC)外延层。由于碳化硅外延的晶格常数本质上比硅还小，故该碳化硅外延层会对邻近通道的晶格造成应力，进而形成一伸张性的应变通道(tensilestrainedchannel)。该伸张性应变通道的能带结构有利于电子的迁移，故可增加NMOS元件作动的速度。现在请参照图1，其为先前技术中一使用应变硅通道技术的CMOS晶体管结构的截面示意图。如图所示，一般的CMOS晶体管结构100中会具有一PMOS区域102与一NMOS区域104，其间以一浅沟槽隔离结构(STI)105来分隔。该PMOS区域102与NMOS区域104中除了会具有一般现有的栅极106、源极/漏极区域(未示出)、间隙壁108等结构外，其源极/漏极区域中还会另外形成有凹槽110，以供对应的应力材(如SiGe或SiC)填入形成外延层112。形成在凹槽110中的外延层112会对PMOS区域102与NMOS区域104中源极/漏极间的硅通道区域114分别施加不同态样的应力，因而形成应变硅通道，达成迁移率提升的效果。目前业界仍在致力于研究如何去提升半导体元件中的载流子迁移率以及其电性表现，以因应未来半导体元件尺寸越来越小的趋势。对此，就现有以应变硅通道为基础的半导体技术而言，如何改良其结构以进一步提升其电性表现是为相关领域的技术人士今后研究的重要课题。
技术实现思路
为了进一步提升应变硅通道半导体结构的效能表现，本专利技术提出了一种改良的应变硅通道半导体结构及其制作方法，以此方法所制作出的应变硅通道半导体结构由于其作为应力源的外延层较接近硅通道区域之故，其会具有较佳的载流子迁移率本专利技术的目的之一在于提供一种应变硅通道半导体结构，该应变硅通道半导体结构包含一具有一上表面的基底、一设于该上表面的栅极结构、至少一形成于该栅极结构侧边基底中的凹槽，其中该凹槽具有至少一侧壁，该侧壁更具有一上侧壁面与一下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一介于54.5°～90°之间的夹角、以及一外延层填满该凹槽作为应力源。本专利技术的另一目的在于一种制作应变硅通道半导体结构的方法，其步骤包含提供一基底、在该基底上形成至少一栅极结构、进行一蚀刻制作工艺以于该栅极结构侧边的该基底中形成至少一凹槽、进行一温度介于700℃～1000℃的预烤制作工艺、以及进行一外延成长制作工艺以于该凹槽内形成外延层作为应力源。无疑地，本专利技术的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。附图说明本说明书含有附图并于文中构成了本说明书的一部分，俾使阅者对本专利技术实施例有进一步的了解。该些图示描绘了本专利技术一些实施例并连同本文描述一起说明了其原理。在该些图示中：图1为现有技术中一使用应变硅通道技术的CMOS晶体管结构的截面示意图；图2至图8为根据本专利技术较佳实施例一应变硅半导体结构的制作方法的流程示意图；图9为根据本专利技术方法未经过预烤处理的应变硅通道凹槽结构的部分截面放大示意图；图10为根据本专利技术方法经过预烤处理的应变硅通道凹槽结构的部分截面放大示意图。需注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。主要元件符号说明10基底10a通道区域12栅极结构14栅极导电层16栅极介电层18间隙壁20牺牲材料层20a部分20b部分22牺牲间隙壁24凹槽24a凹面26凹槽26a锐角(端点)26b上壁面26c下壁面28凹槽28a端点28b上壁面28c下壁面30外延层30a上表面32a源极32b漏极100CMOS晶体管结构102PMOS区域104NMOS区域106浅沟槽隔离结构108间隙壁110凹槽112外延层114通道区域具体实施方式图2至图8为根据本专利技术一较佳实施例所绘示应变硅半导体结构的制作方法的流程示意图，文中将依序参照该些图示来说明本专利技术应变硅半导体结构的制作流程。为了方便说明之故，各图示中定义了一与基底10面平行的水平方向H以及一与基底10面垂直的垂直方向V。首先，请参照图2，方法中会提供一基底10，该基底10可为一半导体基底，其包含但不限定于一硅晶片或是一绝缘材上覆硅(SOI)等基底。基底10上设置有多个栅极结构12。每一栅极结构12包含了一栅极导电层14、一设置在基底10表面和栅极导电层14之间的栅极介电层16、一设置在栅极导电层14周围侧壁上的间隙壁(spacer)18，该间隙壁18与栅极导电层14及基底10之间可选择性的形成一衬垫层(liner)。在本实施例中，栅极介电层16可由二氧化硅材质或高介电常数(high-k)介电层构成，间隙壁18可由硅氧层或氮化硅层等单一材料层或复合材料层所构成，而栅极导电层14则可以掺杂过的多晶硅、金属硅化物或是金属等导体所构成。为简明及避免模糊本专利技术重点之故，下文中将不再对上述已现有的栅极结构12各部件作进一步详细的结构性或功能性描述。在本专利技术其他的实施例中，栅极结构12也可整合于前栅极(gate-first)制作工艺或后(gate-last)栅极制作工艺，其中后栅极制作工艺更可为一前置高介电常数介电层的后栅极制作工艺或一后置高介电常数介电层的后栅极制作工艺。此些常用晶体管制作工艺的步骤不再此赘述。如图2所示，栅极结构12形成后，一牺牲材料层20会顺着基底10面的起伏毯覆沉积在基底10与栅极结构12上。牺牲材料层20直接沉积在基底10面上的部本文档来自技高网...

【技术保护点】
一种应变硅通道半导体结构，包含：基底，其具有上表面；栅极结构，其设于该上表面；至少一凹槽，分别形成于该栅极结构侧边的该基底中，其中该凹槽具有至少一侧壁，该侧壁还具有上侧壁面与下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一介于54.5°～90°之间的夹角；以及外延层，填满该凹槽。

【技术特征摘要】
1.一种应变硅通道半导体结构，包含：基底，其具有上表面；栅极结构，其设于该上表面；至少一凹槽，分别形成于该栅极结构侧边的该基底中，其中该凹槽具有至少一侧壁，该侧壁还具有上侧壁面与下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一介于54.5°～90°之间的夹角，且该凹槽上侧壁面与该基底上表面的交会端到该栅极结构的水平距离小于以及外延层，填满该凹槽。2.如权利要求1所述的应变硅通道半导体结构，其中该栅极结构的周围设有间隙壁，该上侧壁面位于该间隙壁下方。3.如权利要求1所述的应变硅通道半导体结构，其中该凹槽的截面形状呈类钻石形。4.如权利要求1所述的应变硅通道半导体结构，其中该夹角介于75°～90°之间。5.如权利要求1所述的应变硅通道半导体结构，其中该上侧壁面与下侧壁面的交会端到该基底上表面的垂直距离小于6.如权利要求1所述的应变硅通道半导体结构，其中该外延层的材质为硅锗(SiGe)或碳化硅(SiC)。7.如权利要求1所述的应变硅通道半导体结构，其中该外延层作为应变硅通道的应力源。8.一种制作应变硅通道半导体结构的方法，包含有：提供一基底；在该基底上形成至少一栅极结构；进行一蚀刻制作工艺，以于该栅极结构侧边的该基底中形成至少一凹槽，其中该每一凹槽具有上侧壁面与下侧壁面向该栅极结构方向凹入且该上侧壁面与水平面呈一夹角；进行一温度介于700℃～1000℃的预烤制作工艺，其中该进行预烤制作工艺的步骤使该夹角变大；以...

【专利技术属性】
技术研发人员：杨建伦，郭敏郎，廖晋毅，简金城，詹书俨，吴俊元，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：