一种自适应磁头负载电路制造技术

本发明专利技术公开了一种自适应磁头负载电路，包括位于刷卡芯片内部的控制电路和与磁头相连接的MOS开关电阻电路，MOS开关电阻电路通过MOS管通断改变电阻大小；控制电路包括对磁头激励信号进行采样的采样电路、与采样电路输出端相连接的信号处理电路和与信号处理电路输出端相连接的数字编码电路。本发明专利技术用来实现负载电路与磁头之间的自适应阻抗匹配。一方面可以自适应磁头变化和刷卡速度变化，提高信噪比。同时自适应磁头负载电路位于刷卡芯片内部，可以减少外部电路的复杂度，减少整个刷卡系统的体积。

【技术实现步骤摘要】

本专利技术涉及一种磁卡读取芯片，具体涉及一种自适应磁头负载电路。
技术介绍
在性能优秀的磁卡芯片设计中，如何处理磁头出来的微弱信号十分重要，要提高整个信号处理电路的信噪比，很重要的一点就是要保证磁头与信号处理电路的阻抗匹配，使得信号能量最大程度的进入信号处理电路，并尽可能的抑制噪声。而不同的磁头往往输出特性和噪声特性各不相同，单一固定的阻值能难满足不同磁头的需要。并且磁头是感性元件，刷卡速度越快输出阻抗越高，所以需要实时自适应的调节磁头负载。现有刷卡芯片中往往都是外部添加固定阻值的电阻作为负载，一方面增加了外部电路的复杂度，同时不能适应不同磁头的输出阻抗，也不能适应刷卡速度不同造成的输出阻抗变化，往往在刷一些磁性比较弱的卡的时候容易出错。
技术实现思路
针对现有技术存在的不足，本专利技术目的是提供一种自适应磁头负载电路，用来实现负载电路与磁头之间的自适应阻抗匹配，从而提高刷卡信号的信噪比。为了实现上述目的，本专利技术是通过如下的技术方案来实现若要实现高信噪比，最佳选择是让信号功率最大的传递到后级上，这时后级的负载电阻和前级的输出电阻共轭匹配，此时信号功率达到最大值，而由于此时负载电阻并不是很高，噪声功率往往不是很高，此时可以得到较为理想的信噪比，本专利技术的处理思路也是按照这一理论进行的。磁头可以近似看作一个非理想的电压源，刷卡过程中会产生感应电动势，传给后级负载，但后级负载越大，引入的环境噪声也就越大，导致刷卡信号信噪比的降低。另一方面，后级负载如果过小，负载得到的信号也会很小，同样会导致刷卡信号的信噪比降低。所以需要一个合适的负载与磁头相匹配，使刷卡信号的信噪比最高。同时由于磁头呈现的输出阻抗为感性，在频率较高时阻抗较大，频率较低时阻抗较小，而频率与刷卡速度相关，所以不同刷卡速度下也要求有不同的负载阻抗，只有随着刷卡过程自适应调节，才能最好的满足阻抗匹配。本专利技术包括位于刷卡芯片内部的控制电路和与磁头相连接的MOS开关电阻电路，MOS开关电阻电路通过MOS管通断改变电阻大小；控制电路包括对磁头激励信号进行采样的采样电路(得到噪声功率和刷卡信号功率，并将该信号以模拟方式或数字方式发送给信号处理电路)、与采样电路输出端相连接的信号处理电路和与信号处理电路输出端相连接的数字编码电路。采样电路是实时采样，每次得到结果都会传递给信号处理电路，信号处理电路会将当前结果与期望值比较，并做出调整，等待下一次采样结果。直到处理结果在期望值之内，达到稳定。每次刷卡芯片启动时，自适应磁头负载电路会进行初始化，刷卡芯片会自发给磁头激励，自适应磁头负载电路在这个过程中将自适应电阻自适应调节到一个较为合适的大小。刷卡过程中，根据刷卡速度的不同，自适应磁头负载电路不断进行微调，达到最佳的匹配阻值。上述MOS开关电阻电路包括与磁头一端相连接的第一个电阻、第一个PMOS管、第二个电阻、第二个PMOS管、第三个电阻、第三个PMOS管……第N个电阻和第N个PMOS管；第一个PMOS管源极与第一个电阻另一端相连接，第一个PMOS管漏极与磁头另一端相连接，第一个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；第二个电阻一端连接第一个电阻与第一个PMOS管源极的公共端，第二个PMOS管源极与第二个电阻另一端相连接，第二个PMOS管漏极与第一个PMOS管漏极相连接，第二个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；第三个电阻一端连接第二个电阻与第二个PMOS管源极的公共端，第三个PMOS管源极与第三个电阻另一端相连接，第三个PMOS管漏极与第二个PMOS管漏极相连接，第三个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；……第N个电阻一端连接第N-1个电阻与第N-1个PMOS管源极的公共端，第N个PMOS管源极与第N-1个电阻另一端相连接，第N个PMOS管漏极与第N-1个PMOS管漏极相连接，第N个PMOS管栅极作为控制口用于接收数字编码电路的输出信号；其中，Ν=2η，η为大于等于2的正整数。本专利技术用来实现负载电路与磁头之间的自适应阻抗匹配。一方面可以自适应磁头变化和刷卡速度变化，提高信噪比。同时自适应磁头负载电路位于刷卡芯片内部，可以减少外部电路的复杂度，减少整个刷卡系统的体积。附图说明图1为本专利技术的原理框图；图2为图1中的MOS开关电阻电路图；图3为图1中的信号处理电路的控制流程图；图4为本专利技术的工作流程图。具体实施例方式为使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本专利技术。本专利技术用来实现负载电路与磁头之间的自适应阻抗匹配，从而提高刷卡信号的信噪比，提闻整个芯片的性能。参见图1，本专利技术包括位于刷卡芯片内部的控制电路和与磁头相连接的MOS开关电阻电路。其中，控制电路包括采样电路、信号处理电路和数字编码电路。采样电路从经过负载电路后的刷卡信号中得到刷卡信号功率与噪声功率，采样电路可以是积分，滤波或是其他可行的电路。采样电路中得到的体现信号功率和噪声功率的采样信号可以是模拟或者是数字信号。得到该信号后，信号处理电路以数字 或模拟的方式对信号进行运算，并将运算结果给数字编码电路进行编码，数字编码电路直接反馈给MOS开关，由于MOS管的驱动方式有着特定的编码要求，所以需要数字编码电路将运算结果编码成可以直接驱动MOS管的信号，从而改变电阻电路的大小。参见图2，η取2，MOS开关电阻电路主要由第一个电阻R1、第二个电阻R2、第三个电阻R3、第四个电阻R4四个电阻和第一个PMOS管Ml、第二个PMOS管M2、第三个PMOS管M3、第四个PMOS管M4四个MOS开关构成。A、B、C、D是MOS开关的控制口，也是数字编码电路的输出口。A、B、C、D有且仅有一个有效。例如当A有效时，第一个PMOS管Ml导通，第二个电阻R2、第三个电阻R3、第四个电阻R4被短路，实际负载阻值等于第一个电阻R1。当B有效时，第三个电阻R3、第四个电阻R4被短路，实际负载阻值等于R1+R2。同理，当C有效时，负载电阻大小为R1+R2+R3。当D有效时，负载电阻阻值为R1+R2+R3+R4。这样四个开关就可以决定四种阻值，并且可以由信号处理电路输出的数字信号直接控制，阻值变化范围大，误差小，控制简单。实际设计中，开关数量可以根据实际精度要求变化，每档电阻阻值通过计算得到最佳大小。参见图3，从采样电路得到刷卡信号功率大小和噪声信号大小后，首先计算该时刻的信噪比，若信噪比达到要求，则保持当前负载阻值不变，等待下一次取样。若信噪比未满足要求，由于负载电阻过大或过小都会导致信号功率过小，只有当输出阻抗与负载阻抗共轭匹配时，才会达到最大的信号功率，所以首先判断刷卡信号功率是否达到期望值，如果没有达到期望值，再判断当时信号噪声的大小，若噪声很小，则表明负载电阻过小导致信号功率和噪声功率都很小，就需要增加负载阻值，提高信号功率。如果当时信号噪声较大，则可以判断是由于负载电阻过大，导致信号功率太小，这时，就需要减小负载电阻值。每次增加或减少电阻只改变一档的阻值，通过多次采样计算循环可以达到理想的负载阻值。采样电路在工作中是不断循环采样的，采样周期由外部计时器控制，采样周期的长短根据实际需求可以改变。参见图4，首先，在上电以后，本文档来自技高网...

【技术保护点】
一种自适应磁头负载电路，其特征在于，包括位于刷卡芯片内部的控制电路和与磁头相连接的MOS开关电阻电路，所述MOS开关电阻电路通过MOS管通断改变电阻大小；所述控制电路包括对磁头激励信号进行采样的采样电路、与采样电路输出端相连接的信号处理电路和与信号处理电路输出端相连接的数字编码电路。

【技术特征摘要】
1.一种自适应磁头负载电路，其特征在于，包括位于刷卡芯片内部的控制电路和与磁头相连接的MOS开关电阻电路，所述MOS开关电阻电路通过MOS管通断改变电阻大小； 所述控制电路包括对磁头激励信号进行采样的采样电路、与采样电路输出端相连接的信号处理电路和与信号处理电路输出端相连接的数字编码电路。2.根据权利要求1所述的自适应磁头负载电路，其特征在于，所述MOS开关电阻电路包括与磁头一端相连接的第一个电阻、第一个PMOS管、第二个电阻、第二个PMOS管、第三个电阻、第三个PMOS管……第N个电阻和第N个PMOS管； 所述第一个PMOS管源极与第一个电阻另一端相连接，第一个PMOS管漏极与磁头另一端相连接，第一个PMOS管栅极作为控制口用于接收数字编码电路的输出信号； 所述第二个电阻一端连接第一个电阻与第一...

【专利技术属性】
技术研发人员：王镇，刘新宁，奚锦程，邵金梓，黄丹丹，蔡志匡，
申请(专利权)人：江苏东大集成电路系统工程技术有限公司，
类型：发明
国别省市：