FinFET器件及其制造方法技术

技术编号:8627341 阅读:137 留言:0更新日期:2013-04-26 00:49
本发明专利技术公开了半导体器件以及用于制造半导体器件的方法。示例性半导体器件包括衬底,和设置在衬底上方的第一介电层。半导体器件还包括缓冲层,设置在衬底的上方以及介电层的沟槽的第一壁和第二壁之间。半导体器件还包括绝缘体层,设置在缓冲层的上方以及介电层的沟槽的第一壁和第二壁之间。半导体器件还包括设置在第一介电层和绝缘体层上方的第二介电层。此外,半导体器件包括鳍结构,设置在绝缘体层上方以及第二介电层的沟槽的第一壁和第二壁之间。本发明专利技术还公开了FinFET器件及其制造方法。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
,更具体地来说,涉及一种半导体器件。
技术介绍
半导体集成电路(IC)工业已经经历了快速发展。在IC演进的过程中,功能密度(即,每单位芯片面积互连器件的数量)普遍增加,同时几何尺寸(即,可以使用制造工艺制造的最小部件(或线))减小。这种比例缩小通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了处理和制造IC的复杂度,并且对于将要实现的这些进步,需要IC制造的类似发展。例如,随着半导体工业前进到追求更大器件密度、更高性能和更低成本的纳米技术工艺节点,在鳍状场效应晶体管(FinFET)器件的发展中导致制造和设计的双重挑战。尽管现有的FinFET器件以及制造FinFET器件的方法通常足以应对它们的预期目的,但它们还不能在所有方面都完全满足。
技术实现思路
为了解决现有技术中所存在的缺陷,根据本专利技术的一方面,提供了一种半导体器件,包括衬底;第一介电层,设置在所述衬底的上方;缓冲层,设置在所述衬底的上方并在介电层的沟槽的第一壁和第二壁之间;绝缘体层,设置在所述缓冲层的上方,并在所述介电层的所述沟槽的所述第一壁和所述第二壁之间;第二介电层,设置在所述第一介电层和所述绝缘体层的上方;以及鳍结构,设置在所述绝缘体层的上方,并在所述第二介电层的沟槽的第一壁和第二壁之间。该半导体器件还包括栅极结构,设置在所述鳍结构的上方,所述栅极结构分离所述半导体器件的源极区域和 漏极区域,所述源极区域和所述漏极区域限定出在其间的沟道区域。在该半导体器件中,所述缓冲层为具有晶体结构的典型的III/V族材料,以及其中,所述绝缘体层为具有晶体结构的典型的III/V族材料。在该半导体器件中,所述缓冲层包括从由AlAs、AlAs/Ge、InP、InGaAs、InAs和InSb组成的组中所选择的材料,以及其中,所述绝缘体层包括从由AlAsSb、GaAsSb和InAlAs组成的组中所选择的材料在该半导体器件中,所述缓冲层包括大约3000埃至大约10000埃的厚度,以及其中,所述绝缘体层包括大约500埃至大约2000埃的厚度。在该半导体器件中,所述缓冲层为纵横比限制(ART)层,并且其中,所述绝缘体层基本上没有位错。在该半导体器件中,所述半导体器件为P型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)器件或N型金属氧化物半导体(NMOS)鳍式场效应晶体管(FinFET)器件中的一种,以及其中,在集成电路器件中包括所述半导体器件。根据本专利技术的另一方面,提供了一种半导体器件,包括衬底;缓冲层,形成在所述衬底的上方并介于第一介电层之间;绝缘体层,形成在所述缓冲层上方并介于所述第一介电层之间;以及鳍结构,形成在所述绝缘体层上方并介于第二介电层之间,所述第二介电层形成在所述第一介电层的上方和所述绝缘体层的上方。该半导体器件还包括栅极介电层,设置在所述鳍结构的中心部分上;以及栅电极,设置在所述栅极介电层上方,所述栅电极横贯所述鳍结构,并分离所述半导体器件的应变的源极部件和漏极部件,所述应变的源极部件和漏极部件限定出在其间的所述鳍结构的沟道区域,其中,所述应变的源极部件和漏极部件包括典型的III/V族材料,以及其中,所述应变的源极部件和漏极部件和所述鳍结构的所述沟道区域具有不同的晶格常数。该半导体器件还包括所述缓冲层和所述绝缘体层之间基本上没有位错的界面;以及所述绝缘体层和所述鳍结构之间基本上没有位错的界面。在该半导体器件中,所述缓冲层包括具有晶体结构的材料,并且其中,所述绝缘体层包括具有晶体结构的高带隙材料。在该半导体器件中,所述缓冲层包括介电材料,以及所述绝缘体层包括高带隙介电材料。根据本专利技术的又一方面,还提供了一种用于制造半导体器件的方法,包括提供衬底;在所述衬底上方沉积第一介电层;在所述第一介电层中形成第一沟槽,以暴露所述衬底的表面;在所述第一沟槽内的所述衬底的暴露表面的上方沉积缓冲层;使所述第一沟槽内的所述缓冲层凹进;在所述第一沟槽内的凹进的缓冲层的上方沉积绝缘体层;在包括所述绝缘体层的所述衬底的上方沉积第二介电层;在所述第二介电层中形成第二沟槽,以暴露所述绝缘体层的表面;在所述第二沟槽内的所述绝缘体层的暴露表面的上方形成鳍结构;以及去除所述第二介电层的一部分,以暴露所述鳍结构的侧壁。该方法还包括在沉积所述缓冲层之后以及在使所述缓冲层凹进之前,对包括所述缓冲层的所述衬底实施平整化工艺`;在形成所述鳍结构之后以及在去除所述第二介电层的所述部分之前,对包括所述鳍结构的所述衬底实施平整化工艺;在包括暴露侧壁的所述鳍结构的上方形成栅极结构,所述栅极结构分离所述半导体器件的源极区域和漏极区域,所述源极区域和所述漏极区域限定出在其间的沟道区域;去除所述源极区域和所述漏极区域中的所述鳍结构;以及在所述源极区域和所述漏极区域中形成所述鳍结构的受应力的源极部件和漏极部件。在该方法中,去除所述源极区域和所述漏极区域中的所述鳍结构包括在所述半导体器件中形成凹进部并暴露所述绝缘体层的表面,以及其中,形成所述受应力的源极部件和漏极部件包括在所述凹进部内的所述绝缘体层的暴露表面上方外延(epi)生长的所述源极部件和所述漏极部件。在该方法中,形成所述栅极结构包括在所述鳍结构的中心区域中,形成栅极介电层以及在所述栅极介电层的上方形成栅电极。在该方法中,沉积所述缓冲层包括外延生长典型的III/V族材料,以及其中,沉积所述绝缘体层包括外延生长典型的III/V族材料。该方法中,沉积所述缓冲层包括利用纵横比限制(ART)方法,所述ART方法包括外延生长所述缓冲层,使得所述第一沟槽被充分填充,以及在外延生长工艺期间通过在所述第一沟槽内横向地限制所述缓冲层的侧壁来限制所述缓冲层的位错,使得所述缓冲层的顶面基本上没有位错。在该方法中,沉积所述绝缘体层包括外延生长基本没有位错的介电材料。在该方法中,使所述缓冲层凹进包括在装置中实施湿蚀刻工艺,其中,沉积所述绝缘体层包括在所述装置中外延生长高带隙III/V族介电材料,以及其中,形成所述第二沟槽包括两个步骤的蚀刻工艺,包括第一步骤,包括干蚀刻工艺;和第二步骤,包括湿蚀刻工艺,所述湿蚀刻工艺停止在所述绝缘体层上方。附图说明当结合附图进行阅读时,从以下详细描述中更好地理解本公开。应该强调的是,根据工业的标准实践,各种部件没有按比例绘制并且只是为了说明的目的。实际上,为了讨论的清楚,可以任意增加或减小各种部件的尺寸。图1是根据本公开各个方面的制造半导体器件的方法的流程图。图2至图11示出了根据图1的方法处于各个制造阶段的半导体器件的一个实施例的示意性截面侧视图。图12示出了根据图1的方法处于制造的稍后阶段的图2至图11的半导体器件的一个实施例的透视图。具体实施例方式以下公开提供了用于实施本专利技术不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本专利技术。当然,这些仅是实例,而不用于限制的目的。例如,以下描述中第一部件形成在第二部件上或之上可包括以直接接触的方式形成第一和第二部件的实施例,并且还包括可以在第一和第二部件之间形成附加部件使得第一和第二部件没有直接接触的实施例。此外,本专利技术可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的,而且其本身没有指定所述各种本文档来自技高网...

【技术保护点】
一种半导体器件,包括:衬底;第一介电层,设置在所述衬底的上方;缓冲层,设置在所述衬底的上方并在介电层的沟槽的第一壁和第二壁之间;绝缘体层,设置在所述缓冲层的上方,并在所述介电层的所述沟槽的所述第一壁和所述第二壁之间;第二介电层,设置在所述第一介电层和所述绝缘体层的上方;以及鳍结构,设置在所述绝缘体层的上方,并在所述第二介电层的沟槽的第一壁和第二壁之间。

【技术特征摘要】
2011.10.20 US 13/277,6691.一种半导体器件,包括 衬底; 第一介电层,设置在所述衬底的上方; 缓冲层,设置在所述衬底的上方并在介电层的沟槽的第一壁和第二壁之间; 绝缘体层,设置在所述缓冲层的上方,并在所述介电层的所述沟槽的所述第一壁和所述第二壁之间; 第二介电层,设置在所述第一介电层和所述绝缘体层的上方;以及鳍结构,设置在所述绝缘体层的上方,并在所述第二介电层的沟槽的第一壁和第二壁之间。2.根据权利要求1所述的半导体器件,还包括 栅极结构,设置在所述鳍结构的上方,所述栅极结构分离所述半导体器件的源极区域和漏极区域,所述源极区域和所述漏极区域限定出在其间的沟道区域。3.根据权利要求1所述的半导体器件,其中,所述缓冲层为具有晶体结构的典型的III/V族材料,以及 其中,所述绝缘体层为具有晶体结构的典型的III/V族材料。4.根据权利要求1所述的半导体器件,其中,所述缓冲层包括从由AlAs、AlAs/Ge、InP> InGaAs> InAs和InSb组成的组中所选择的材料,以及 其中,所述绝缘体层包括从由AlAsSb、GaAsSb和InAlAs组成的组中所选择的材料。5.根据权利要求1所述的半导体器件,其中,所述缓冲层包括大约3000埃至大约10000埃的厚度,以及 其中,所述绝缘体层包括大约500埃至大约2000埃的厚度。6.根据权利要求1所述的半导体器件,其中,所述缓冲层为纵横比限制(ART)层,并且 其中,所述绝缘体层基本上没有位错。7.根据权利要求1所述的半导体器件,其中,所述半导体器件为...

【专利技术属性】
技术研发人员:陈祈铭喻中一黃和涌
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:

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