晶体管隔离结构及其制造方法技术

本发明专利技术公开了一种晶体管隔离结构及其制造方法，属于半导体器件领域，该方法包括：在半导体衬底上设置隔离沟槽；在所述隔离沟槽的内表面设置有半导体缓冲层；设置有半导体缓冲层的所述沟槽中填充有绝缘层；其中，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。当器件隔离区受到辐射产生固定电荷，由于半导体缓冲层的禁带宽度大于衬底，可有效抑制半导体缓冲层中反型载流子的产生，提高形成寄生泄漏沟道的阈值，从而能够提升器件抗总剂量辐射的能力。同时，该隔离结构制造方法简单，且与传统集成电路加工工艺兼容。

【技术实现步骤摘要】

本专利技术属于半导体器件领域，具体地说，涉及一种抗总剂量辐射的。
技术介绍
近半个多世纪以来，集成电路行业的迅猛发展为信息时代的来临提供了硬件上的保障，其应用渗透到了社会的各个方面，包括具有恶劣环境的航空航天、军事、核电等领域。在这些环境下，集成电路器件可能受到各种粒子的辐射效应，导致性能的退化，工作状态的波动或翻转甚至元器件的物理破坏。众所周知，金属-氧化物-半导体场效应晶体管(MOSFET)是集成电路领域的重要元器件，具有高速、高集成度、低成本、低功耗等众多优点。典型的晶体管MOS器件包括栅极、源极、漏极和衬底四端，采用浅沟槽隔离(shallow trench isolation, STI)结构。图1为现有技术中浅沟槽隔离的结构示意图。如图1所示，当器件处于辐射环境中，辐射粒子会使STI区101的二氧化硅绝缘层中产生氧化物陷阱电荷，以及二氧化硅/硅衬底102的界面陷阱电荷。对于NMOS器件而言，衬底是P型的。STI区二氧化硅受辐射后产生的正电荷将导致与其相邻的P型衬底表面耗尽，甚至反型。这样导致器件内部的源漏之间、以及器件与器件之间产生泄漏电流的寄生沟道。图2示意画出了器件内部源极201和漏极202之间的寄生沟道212，位于栅极203下方的临近STI区204的半导体衬底隔离沟槽表面。该漏电通路不受栅极203控制，将使得集成电路的静态功耗上升，导致电路可靠性的退化甚至功能的失效。这便是辐射环境下引起总剂量效应的原因。为了尽可能降低总剂量效应，现有技术中，对传统的浅沟槽隔离结构STI进行了改进，转而在器件的版图结构中采用环形栅结构，保证器件的源区或漏区中的一个不与STI区相邻，因而从本质上杜绝了源漏`之间的泄漏通道。但是，这种结构占据的版图面积大，栅电阻大，并且器件之间泄漏通道仍然存在。另外，现有技术中有对浅沟槽隔离结构STI区绝缘层的结构或材质作一定的改进，抑制寄生沟道的开启，如中国专利CNlO 1661938、CN101667578。但是，无论是那种方法，一定程度上增加了工艺的复杂度，使得晶体管器件的制造成本增加。
技术实现思路
本专利技术所要解决的技术问题是提供一种抗总剂量辐射效应的，用以简化工艺的复杂度，降低晶体管MOS器件的制造成本。为了解决上述技术问题，本专利技术提供了一种晶体管隔离结构，其包括半导体衬底、设置在所述半导体衬底上的隔离沟槽，所述隔离沟槽内表面设置有半导体缓冲层，设置有半导体缓冲层的所述沟槽中填充有绝缘层，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。优选地，所述半导体衬底的材料为硅，所述半导体缓冲层的材料为碳化硅。优选地，所述半导体缓冲层的厚度为3 15nm。本专利技术还提供了一种制造上述晶体管隔离结构的方法，其包括 在半导体衬底上设置隔离沟槽； 在所述隔离沟槽的内表面设置半导体缓冲层； 在设置有半导体缓冲层的所述沟槽中填充绝缘层； 其中，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。优选地，在本专利技术的一实施例中，所述在半导体衬底上设置隔离沟槽包括 在半导体衬底上形成过渡绝缘层； 通过光刻保留、去除光刻胶的方式分别在所述过渡绝缘层上形成有源区和隔离区；刻蚀掉隔离区的所述过渡绝缘层和部分所述半导体衬底形成隔离沟槽，再去除所述有源区的光刻胶。 优选地，在本专利技术的一实施例中，所述半导体衬底的材料为硅，所述半导体缓冲层的材料为碳化娃。优选地，在本专利技术的一实施例中，所述半导体缓冲层的厚度为3 15nm。优选地，在本专利技术的一实施例中，所述在设置半导体缓冲层的所述沟槽中填充绝缘层包括 在所述有源区、隔离区沉积绝缘材料，使所述有源区的所述过渡绝缘层被所述绝缘材料所覆盖，所述隔离区的所述隔离沟槽中填充有所述绝缘材料； 通过平整化处理，去除所述有源区的所述过渡绝缘层表面的所述绝缘材料，以及所述隔离区的高于周围所述过渡绝缘层表面高度的所述绝缘材料，保留填充在所述隔离沟槽中的所述绝缘材料； 去除所述有源区的所述过渡绝缘层。优选地，在本专利技术的一实施例中，去除所述有源区的所述过渡绝缘层时采用湿法腐蚀。 与现有的方案相比，本技术方案通过在半导体衬底和隔离沟槽中填充的绝缘层之间增加一禁带宽度比衬底大的半导体缓冲层，起到辐射加固的作用。当器件的STI区受到辐射产生固定电荷，由于半导体缓冲层的禁带宽度大于衬底，大大提高了沟槽表面缓冲层中形成反型层载流子的难度，即提高了形成寄生泄漏沟道的阈值，从而能够提升器件抗总剂量辐射的能力。另外一方面，一般情况下，高浓度的反型层的厚度只有几个纳米，因此，为了达到良好的抗辐射特性，宽禁带的半导体缓冲层厚度只需达到该厚度即可，比如3 15nm。该厚度的半导体缓冲层易于制备，且对STI区的结构仅有细微改动，与传统的集成电路工艺完全兼容。即简化了工艺的复杂度，降低了晶体管MOS器件的制造成本。附图说明图1为现有技术中浅沟槽隔离的结构示意 图2示意画出了器件内部源极和漏极之间的寄生沟道； 图3为本专利技术实施例中晶体管隔离结构的制造方法流程 图4为图3中步骤301的流程图；图5为图4中经过步骤321通过光刻形成有源区和隔离区后的结构示意 图6为图4中经过步骤331形成隔离沟槽后的结构示意 图7为图3中步骤303的具体流程 图8为图7中经过步骤313沉积绝缘材料后的结构示意 图9为图7中经过步骤333处理后的完整结构示意图，即本专利技术提出的抗总剂量辐射的隔离结构示意图。具体实施例方式以下将配合图式及实施例来详细说明本专利技术的实施方式，藉此对本专利技术如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。本专利技术的实施例中，通过在半导体衬底和隔离沟槽中填充的绝缘层之间增加一禁带宽度比衬底大的半导体缓冲层，起到辐射加固的作用。当器件的STI区受到辐射产生固定电荷，由于半导体缓冲层的禁带宽度大于半导体衬底的禁带宽度，大大提高了沟槽表面半导体缓冲层中形成反型层载流子的难度，即提高了形成寄生泄漏沟道的阈值，从而能够提升器件抗总剂量辐射的能力。另·外一方面，一般情况下，高浓度的反型层的厚度只有几个纳米，因此，为了达到良好的抗辐射特性，宽禁带的半导体缓冲层厚度只需达到这个厚度即可，比如Tl5nm。该厚度的半导体缓冲层易于制备，且对STI区的结构仅有细微改动，与传统的集成电路工艺完全兼容。本专利技术的实施例提供了一种晶体管隔离结构，其可以包括半导体衬底、设置在所述半导体衬底上的隔离沟槽，所述隔离沟槽内表面设置有半导体缓冲层，设置有半导体缓冲层的所述沟槽中填充有绝缘层。其中，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。上述晶体管隔离结构在此不再赘述，详细可参加下述方法实施例中相关内容的记载。 本专利技术的下述实施例还提供了一种晶体管隔离结构的制造方法。图3为本专利技术实施例中晶体管隔离结构的制造方法流程图。如图3所示，本实施例中，晶体管隔离结构的制造方法可以包括 步骤301、在半导体衬底上设置隔离沟槽； 步骤302、在所述隔离沟槽的内表面设置半导体缓冲层； 步骤303、在设置有半导体缓冲层的所述沟槽中填充绝缘层。下面结合图4到图9，对本实施例的晶体管隔离结构的制造方法作详细的描述。图4为图3中步骤301的流程图。如图4所示，本实施例中，步本文档来自技高网...

【技术保护点】
一种晶体管隔离结构，包括：半导体衬底、设置在所述半导体衬底上的隔离沟槽，所述隔离沟槽内表面设置有半导体缓冲层，设置有半导体缓冲层的所述沟槽中填充有绝缘层，其特征在于，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。

【技术特征摘要】
1.一种晶体管隔离结构，包括半导体衬底、设置在所述半导体衬底上的隔离沟槽，所述隔离沟槽内表面设置有半导体缓冲层，设置有半导体缓冲层的所述沟槽中填充有绝缘层，其特征在于，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。2.根据权利要求1所述的隔离结构，其特征在于，所述半导体衬底的材料为硅，所述半导体缓冲层的材料为碳化硅。3.根据权利要求1或2所述的隔离结构，其特征在于，所述半导体缓冲层的厚度为3 15nm。4.一种晶体管隔离结构的制造方法，其特征在于，包括 在半导体衬底上设置隔离沟槽； 在所述隔离沟槽的内表面设置半导体缓冲层； 在设置有半导体缓冲层的所述沟槽中填充绝缘层； 其中，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。5.根据权利要求4所述的方法，其特征在于，所述在半导体衬底上设置隔离沟槽包括 在半导体衬底上形成过渡绝缘层； 通过光刻保留、去除光刻胶的方式分别在所述过渡绝缘...

【专利技术属性】
技术研发人员：范春晖，孙德明，周伟，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：