提升崩溃电压的沟槽式功率半导体元件及其制造方法技术

本发明专利技术提供一种提升崩溃电压的沟槽式功率半导体元件及其制造方法，该提升崩溃电压的沟槽式功率半导体元件在相邻的栅极沟槽之间形成有一第一沟槽，贯穿本体区；在第一沟槽底部具有一多晶硅结构，其导电型与此功率半导体元件的本体区的导电型相同，并且与本体区间隔一预定距离；在多晶硅结构上方形成有介电结构，至少向上延伸至本体区；本体区的上部分形成有源极区；本体区内并具有重掺杂区；导电结构电性连接重掺杂区与源极区。本发明专利技术可以改善沟槽式功率半导体元件的动态特性与提升崩溃电压，并保持结构的可靠性。

【技术实现步骤摘要】

本专利技术涉及一种沟槽式功率半导体元件及其制造方法，特别涉及一种。
技术介绍
在强调节能的趋势下，对于功率半导体元件的应用而言也越来越注重其导通电阻的表现。一般来说，导通电阻的改善有助于降低电路操作的导通损失(conduction loss),但是，导通电阻的降低不可避免地会伴随着崩溃电压(breakdown voltage)的降低。任意通过调整掺杂浓度或是改变磊晶层厚度的方式来调降导通电阻，都可能会对于结构的可靠度造成不良影响。因此，寻找一种可以提升崩溃电压的沟槽式功率半导体元件，同时确保其结构的可靠度，是本
一个重要的课题。
技术实现思路
有鉴于此，本专利技术的主要目的是提出一种，同时维持其结构的可靠度。为达到上述目的，本专利技术提供一种提升崩溃电压的沟槽式功率半导体元件。就一较佳实施例而言，此提升崩溃电压的沟槽式功率半导体元件包括一基材、至少二个栅极沟槽、一第一介电层、一第一多晶硅结构、至少一个第一沟槽、一第二多晶硅结构、一第一导电型的本体区、一第二导电型的源极区、一第一导电型的重掺杂区与一源极金属层。其中，栅极沟槽位于基材内。第一介电层覆盖栅极沟槽的内侧表面。第一多晶娃结构位于栅极沟槽内。第一沟槽位于相邻二个栅极沟槽之间。第一导电型的本体区位于这些栅极沟槽之间。第一沟槽贯穿本体区且 延伸至本体区下方。第一导电型的第二多晶硅结构系填入第一沟槽的下部分。第二多晶硅结构位于本体区下方，并且与本体区间隔一预定距离。第二导电型的源极区位于本体区的上部分。第二导电型与第一导电型的电性相反。第一导电型的重掺杂区位于本体区内。源极金属层电性连接重掺杂区与源极区。换句话说，本专利技术提供一种提升崩溃电压的沟槽式功率半导体元件，包括基材；至少二个栅极沟槽，位于该基材内；第一介电层，覆盖该栅极沟槽的内侧表面；第一多晶娃结构，位于该至少二个栅极沟槽内；至少一个第一沟槽，位于该二个栅极沟槽之间；第一导电型的本体区，位于该至少二个栅极沟槽间，该第一沟槽贯穿该本体区且延伸至该本体区下方；第一导电型的第二多晶硅结构，填入该第一沟槽的下部分，该第二多晶硅结构位于该本体区下方，并且与该本体区间隔预定距离；第二导电型的源极区，位于该本体区的上部分，该第二导电型与该第一导电型的电性相反；第一导电型的重掺杂区，位于该本体区内；以及源极金属层，电性连接该重掺杂区与该源极区。本专利技术还提供此沟槽式功率半导体元件的制造方法。就一较佳实施例而言，此制造方法至少包括下列步骤(a)提供一基材；(b)形成至少二个栅极沟槽于基材内；(C)形成一第一介电层覆盖栅极沟槽的内侧表面；(d)形成一第一多晶娃结构于栅极沟槽内；(e)形成至少一个第一沟槽于相邻二个栅极沟槽之间；(f)形成一第一导电型的第二多晶硅结构于第一沟槽的一下部分；(g)形成一第一导电型的本体区于栅极沟槽间的基材内，第一沟槽向下延伸至本体区下方，第二多晶硅结构位于本体区下方，且与本体区间隔一预定距离；(h)形成一第二导电型的源极区于本体区的一上部分；(i)形成一层间介电层覆盖第一多晶娃结构，并利用层间介电层在对应于第一沟槽处定义出一源极接触窗；(j)形成一第一导电型的重掺杂区于本体区内；以及(k)填入一源极金属层于源极接触窗内，以电性连接重掺杂区与源极区。也就是说，本专利技术还提供一种提升崩溃电压的沟槽式功率半导体元件的制造方法，该制造方法至少包括下列步骤提供基材；形成至少二个栅极沟槽于该基材内；形成第介电层覆盖该栅极沟槽的内侧表面；形成第一多晶硅结构于该至少二个栅极沟槽内；形成至少一个第一沟槽于该二个栅极沟槽之间；形成第一导电型的第二多晶硅结构于该第一沟槽的下部分；形成第一导电型的本体区于该至少二个栅极沟槽间，该第一沟槽向下延伸至该本体区下方，该第二多晶硅结构位于该本体区下方，且与该本体区间隔预定距离；形成第二导电型的源极区于该本体区的上部分；形成层间介电层覆盖该第一多晶硅结构，并利用该层间介电层在对应于该第一沟槽处，定义出源极接触窗；形成第一导电型的重掺杂区于该本体区内；以及填入源极金属层于该源极接触窗内，以电性连接该重掺杂区与该源极区。本专利技术可以改善沟槽式功率半导体元件的动态特性与提升崩溃电压，并保持结构的可靠性。关于本专利技术的优点可以借助于以下的专利技术详述及所附附图得到进一步的了解。附图说明图1A至图1H为本专利技术改善崩溃电`压的沟槽式功率半导体元件的制造方法的第一实施例；图2为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第二实施例；图3A与图3B为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第三实施例；图3C为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第四实施例；图4A至图4C为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第五实施例；图5A与图5B为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第六实施例；图6为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第七实施例；图7A与图7B为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第八实施例；图8A至图SE为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第九实施例；图9A至图9F为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第十实施例；图1OA至图1OC为图9E的p型重掺杂区的制造方法的另外三种不同的实施例；图11为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第十一实施例；图12A至图12C为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第十二实施例；图13为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第十三实施例。主要元件附图标记说明基板100磊晶层110栅极沟槽120，720,820a, 882第一介电层130，730，830第一多晶硅结构140，740，840a，840b本体区150,750源极区160，760，1060 图案层165，465，465’，665，865重掺杂区180，380，480，580，780，880，880，，980，1080第一沟槽170，770,820b第二多晶硅结构172，772，872介电结构174，274，374，774，835，935第三多晶硅结构175源极金属层190，190’重掺杂多晶硅结构276，876介电层375，965源极接触窗377，477，677，777，877，977间隔层结构667介电图案层765层间介电层775，875掺杂区873导电结构890，990具体实施例方式第一实施例图1A至图1H为本专利技术改善崩溃电压的沟槽式功率半导体元件的制造方法的第一实施例。图1A至图1H中以一 η型沟槽式功率半导体元件为例进行说明。但是本专利技术并不限于此。本专利技术当然也可适用于P型的功率半导体元件。如图1A所示，首先，形成η型磊晶层110于一 η型基板100上，以形成制作沟槽式功率半导体元件的基材。随后，形成至少二个栅极沟槽120于磊晶层110内。接下来，如图IB所示，沿着磊晶层110的表面起伏，形成一第一介电层130覆盖栅极沟槽120的内侧表面。然后，形成一第一多晶娃结构140于栅极沟槽120内，作为本实施例的沟槽式功率半导体元件的栅极多晶硅结构。然后，如图1C所示，以离子植入方式，形成P型本体区150于磊晶层110中本文档来自技高网...

【技术保护点】
一种提升崩溃电压的沟槽式功率半导体元件，其特征在于，该提升崩溃电压的沟槽式功率半导体元件包括：基材；至少二个栅极沟槽，位于该基材内；第一介电层，覆盖该栅极沟槽的内侧表面；第一多晶硅结构，位于该至少二个栅极沟槽内；至少一个第一沟槽，位于该二个栅极沟槽之间；第一导电型的本体区，位于该至少二个栅极沟槽间，该第一沟槽贯穿该本体区且延伸至该本体区下方；第一导电型的第二多晶硅结构，填入该第一沟槽的下部分，该第二多晶硅结构位于该本体区下方，并且与该本体区间隔预定距离；第二导电型的源极区，位于该本体区的上部分，该第二导电型与该第一导电型的电性相反；第一导电型的重掺杂区，位于该本体区内；以及源极金属层，电性连接该重掺杂区与该源极区。

【技术特征摘要】
2011.10.18 TW 1001376071.一种提升崩溃电压的沟槽式功率半导体元件，其特征在于，该提升崩溃电压的沟槽式功率半导体元件包括 基材； 至少二个栅极沟槽，位于该基材内； 第一介电层，覆盖该栅极沟槽的内侧表面； 第一多晶硅结构，位于该至少二个栅极沟槽内； 至少一个第一沟槽，位于该二个栅极沟槽之间； 第一导电型的本体区，位于该至少二个栅极沟槽间，该第一沟槽贯穿该本体区且延伸至该本体区下方； 第一导电型的第二多晶硅结构，填入该第一沟槽的下部分，该第二多晶硅结构位于该本体区下方，并且与该本体区间隔预定距离； 第二导电型的源极区，位于该本体区的上部分，该第二导电型与该第一导电型的电性相反； 第一导电型的重掺杂区，位于该本体区内；以及 源极金属层，电性连接该重掺杂区与该源极区。2.如权利要求1所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该重掺杂区与该源极区交替排列于该本体区的该上部分。3.如权利要求1所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该沟槽式功率半导体元件还包括介电结构，填入该第一沟槽内，该介电结构位于该第二多晶硅结构上方，并且向上延伸至该本体区。4.如权利要求3所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该沟槽式功率半导体兀件还包括层间介电层，位于该第一多晶娃结构上，该层间介电层在对应于该第一沟槽处，定义有宽度大于该第一沟槽的源极接触窗，并且，该重掺杂区位于该源极接触窗的底部。5.如权利要求4所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该介电结构突出于该源极接触窗的底部，并且，该重掺杂区位于该介电结构的两侧。6.如权利要求3所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该重掺杂区邻接于该介电结构，并且，该重掺杂区的底部延伸至该本体区下方。7.如权利要求1至6任一项所述的提升崩溃电压的沟槽式功率半导体元件，还包括插塞结构，填入该第一沟槽内，该插塞结构位于该第二多晶硅结构上方，并且至少向上延伸至该本体区，并且，该插塞结构为第二导电型的第三多晶硅结构或是金属插塞。8.一种提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，该沟槽式功率半导体元件的制造方法至少包括下列步骤 提供基材； 形成至少二个栅极沟槽于该基材内； 形成第一介电层覆盖该栅极沟槽的内侧表面； 形成第一多晶硅结构于该至少二个栅极沟槽内； 形成至少一个第一沟槽于该二个栅极沟槽之间； 形成第一导电型的第二多晶硅结构于该第一沟槽的下部分；形成...

【专利技术属性】
技术研发人员：叶俊莹，
申请(专利权)人：科轩微电子股份有限公司，
类型：发明
国别省市：