双栅极捆扎的VDMOS器件制造技术

本申请涉及半导体器件，尤其涉及双栅极捆扎的VDMOS器件。该半导体器件包括双栅极结构。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的衬底。所述衬底包括贴近第一表面形成的第一体区域和第二体区域。而且，每个体区域包括形成在其中的源极区域。所述衬底进一步包括贴近第二表面形成的漏极区域和配置成用作漏极区域与源极区域间的漂移区域的外延区域。在所述衬底的第一表面上方形成双栅极。所述双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在其自身之间限定了间隙，以降低栅极-漏极电容。在第一栅极区域和第二栅极区域上方形成导电层，以降低双栅极的有效电阻。

【技术实现步骤摘要】
双栅极捆扎的VDMOS器件
技术介绍
在功率应用设备中，使用诸如垂直扩散金属氧化物半导体(VDMOS)器件之类的功率金属氧化物半导体场效应晶体管(MOSFET)器件，这是因为它们通过双极-CM0S-DM0S (BCD)エ艺补足了双极器件和互补金属氧化物半导体CMOS器件。例如，VDMOS器件可以被用于电源、降压变换器以及低压电机控制器中，以提供功率应用功能性。器件的导通电阻(“Rw”)、最大击穿电压(“BVdss”)和总电容是VDMOS设计的重要特性。这些特性是VDMOS器件的重要操作參数，它们决定了这些器件的应用。导通电阻通常取决于器件的设计和布局、エ艺条件、温度、漂移区域长度、漂移区域的掺杂浓度以及用于制造器件的各种材料。击穿电压被定义为在不会引起电流呈指数増加的情况下可施加到晶体管的漏极的最大反向电压。而且，器件中的各种寄生电容会导致操作频率下降。
技术实现思路
描述了诸如VDMOS器件之类的半导体器件，所述半导体器件包括捆扎双栅极结构(strapped dual-gate configuration),以降低器件的栅极-漏极电容(Cgd)。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的半导体衬底。所述半导体衬底包括贴近第一表面形成的第一体区域和第二体区域。每一体区域包括形成在其中的源极区域。半导体衬底进ー步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在半导体衬底的第一表面上方形成双栅极。双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙，以减小栅扱-漏极电容。可以在第一栅极区域和第二栅极区域上方形成导电层，以降低双栅极的有效电阻。提供本
技术实现思路
来以简`化的形式引入选择的概念，在下文的具体实施方式中将对选择的概念进行进一歩的描述。本
技术实现思路
并不是要确定所要求保护的主题的关键特征或必要特征，也不是要用于帮助确定所要求保护的主题的范围。附图说明參考附图来描述具体实施方式。说明书和附图中的不同示例中使用的相同附图标记可以表示类似或相同的部件。图1A是说明了根据本公开的ー个示例性实施方式的VDMOS器件的实施方式的图解局部横截面图。图1B是说明了根据本公开的另一示例性实施方式的VDMOS器件的另ー实施方式的图解局部横截面图，其中VDMOS器件包括JFET扩散区域。图1C是说明了能够用于本公开描述的VDMOS器件的示例性六边形布局结构的图解局部平移视图(pan view)。图2是说明了用于制造诸如图1A和图1B所示的VDMOS器件之类的器件的エ艺的一个示例性实施方式的流程图。图3A至图3E是说明了根据图2所示的エ艺制造诸如图1A和图1B所示的VDMOS器件之类的器件的图解局部横截面图。具体实施例方式概述诸如降压变换器之类的功率设备典型地要求输出器件具有低电阻(例如，Rw)和低栅极电容值，从而允许增加操作频率。因此，器件电容越低，则允许实现的操作和执行效率就越高。因此，描述形成半导体器件，尤其是VDMOS器件的技木，该半导体器件包括双栅极，以减小器件的栅扱-漏极电容(Cgd)。在一个或多个实施方式中，半导体器件包括具有第一表面和第二表面的衬底。该衬底包括贴近第一表面形成的第一体区域和第二体区域。每一体区域包括形成在其中的源极区域。该衬底进ー步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在一个实施方式中，夕卜延区域包括结型场效应晶体管(JFET)扩散区域，以减小器件的有效沟道长度。双栅极形成在衬底的第一表面的上方。双栅极包括第一栅极区域和第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙，以减小栅扱-漏极电容。可以在第一栅极区域和第二栅极区域上方形成导电层，以降低双栅极的有效电阻。器件还可以包括ー个或多个下源极区域，其可以减小双栅极的有效栅极长度。在以下讨论中，首先描述ー个示例性半导体器件。然后描述用于制造该示例性半导体器件的示例性流程。示例件实施方式图1A和图1B说明了根据本公开的示例性实施方式的垂直扩散金属氧化物半导体(VDMOS)器件100。如图所示，VDMOS器件100包括ー个或多个形成在半导体衬底108中的有源区域102 (图示了源极区域104和漏极区域106)。使用有源区域102创建了集成电路器件エ艺(例如，互补金属氧化物半导体(CMOS)エ艺、微机电系统(MEMS)エ艺等)。在实施方式中，有源区域102为半导体衬底108提供电荷载流子。例如，有源硅区域102可以包括第一导电类型的材料(如，n-型扩散区域)，其提供额外的导电电子作为电荷载流子。在另一例子中，有源硅区域102可以包括第二导电类型的材料(如，P-型扩散区域)，其被配置为提供额外的空穴作为电荷载流子。如图1A和图1B所示，贴近衬底108的第一表面110形成源极区域104，并且贴近衬底108的第二表面112形成漏极区域106。例如，源极区域104形成在表面110的下方并与表面110相邻，而漏极区域形成在表面112的下方并且与表面112相邻。如图1A和图1B所示，器件100包括第一源极区域104A和第二源极区域104B以及单个漏极区域106。源极区域104A和104B形成在体区域107中(例如，第一源极区域104A形成在第一体区域107A中，而第二源极区域104B形成在第二体区域107B中)。体区域107A和107B由第二导电类型的掺杂材料(例如，p型材料)构成。在一个或多个实施方式中，源极区域104A、104B和体区域107A、107B可以是通过适当的自对准注入技术(如，注入、退火等)制造的自对准区域。在一个或多个实施方式中，体区域107AU07B可以具有第二导电类型的大约IX I0cm3至大约IX I0Vcm3的掺杂浓度。半导体衬底108包括用于通过各种半导体制造技术形成ー个或多个集成电路器件的基础材料，所述各种半导体制造技术例如是光刻、离子注入、沉积、蚀刻等。在一个或多个实施方式中，衬底108包括可以以各种方式配置的娃晶片的一部分。例如，衬底108可以包括n型硅晶片的一部分或p型硅晶片的一部分。在一个实施方式中，衬底108可以包括被配置为供应n型电荷载流子元的V族元素(例如磷、神、锑等)。在另ー实施方式中，衬底108可以包括被配置为供应p型电荷载流子元的IIIA族元素(例如硼等)。器件100包括形成在表面110上方的双栅极114。如图所示，双栅极114包括两个栅极区域116 (第一栅极区域116A和第二栅极区域116B)，该两个栅极区域116在它们自身之间限定了间隙118。第一栅极区域116A至少部分形成在第一源极区域104A和第一体区域107A的上方。第二栅极区域116B至少部分形成在第二源极区域104B和第二体区域107B的上方。因此，当将极性正确且数值大于器件100的阈值电压(Vt)的电压施加在双栅极114上时，在位于两个栅极区域116AU16B下方的体区域107AU07B内形成导电区域120。例如，第一导电区域120A与第一栅极区域116A关联，并且第二导电区域120B与第ニ栅极区域116B关联。导电区本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有第一表面和第二表面的衬底；贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类型的第一体区域，所述第一源极区域形成在所述第一体区域中；贴近所述第一表面形成在所述衬底中的所述第一导电类型的第二源极区域和第二导电类型的第二体区域，所述第二源极区域形成在所述第二体区域中；贴近所述第二表面形成在所述衬底中的第一导电类型的漏极区域；形成在所述衬底中的第一导电类型的外延区域，其被配置为用作所述漏极区域与所述第一源极区域和所述第二源极区域之间的漂移区域；形成在所述第一表面上方的双栅极，所述双栅极包括贴近所述第一体区域的第一栅极区域和贴近所述第二体区域的第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙；以及形成在所述第一栅极区域和所述第二栅极区域上方的导电层，所述导电层被配置为降低所述双栅极的有效电阻。

【技术特征摘要】
2011.09.30 US 13/249,5291.一种半导体器件，包括 具有第一表面和第二表面的衬底； 贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类型的第一体区域，所述第一源极区域形成在所述第一体区域中； 贴近所述第一表面形成在所述衬底中的所述第一导电类型的第二源极区域和第二导电类型的第二体区域，所述第二源极区域形成在所述第二体区域中； 贴近所述第二表面形成在所述衬底中的第一导电类型的漏极区域； 形成在所述衬底中的第一导电类型的外延区域，其被配置为用作所述漏极区域与所述第一源极区域和所述第二源极区域之间的漂移区域； 形成在所述第一表面上方的双栅极，所述双栅极包括贴近所述第一体区域的第一栅极区域和贴近所述第二体区域的第二栅极区域，所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙；以及 形成在所述第一栅极区域和所述第二栅极区域上方的导电层，所述导电层被配置为降低所述双栅极的有效电阻。2.如权利要求1所述的半导体器件，进一步包括设置在所述外延区域中的第一导电类型的结型场效应晶体管(JFET)扩散区域，所述JFET扩散区域从所述第一表面延伸到所述第一体区域或所述第二体区域下方。3.如权利要求2所述的半导体器件，其中所述外延区域包括第一掺杂浓度，以及所述JFET扩散区域包括第二掺杂浓度，其中所述第一掺杂浓度高于所述第二掺杂浓度。4.如权利要求1所述的半导体器件，其中所述导电层的厚度为大约O.1微米至大约O.5微米。5.如权利要求4所述的半导体器件，其中所述导电层包括铝。6.如权利要求1所述的半导体器件，进一步包括形成在所述第一源极区域下面的所述第二导电类型的第一下源极区域和形成在所述第二源极区域下面的所述第二导电类型的第二下源极区域。7.如权利要求6所述的半导体器件，其中所述第一下源极区域和所述第二下源极区域包括所述第二导电类型的掺杂材料。8.一种半导体器件，包括 具有第一表面和第二表面的衬底； 贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类型的第一体区域，所述第一源极区域形成在所述第一体区域中； 贴近所述第一表面形成在所述衬底中的所述第一导电类型的第二源极区域和第二导电类型的第二体区域，所述第二源极区域形成在所述第二体区域中； 贴近所述第二表面形成在所述衬底中的第一导电类型的漏极区域； 形成在所述衬底中的第一导电类型的外延区域，其被配置为用作所述漏极区域与所述第一源极区域和所述第二源极区域之间的漂移区域，所述外延区域具有大约IX IO1Vcm3至大约I X IO1Vcm3的掺杂浓度； 形成在所述第一表面上方的双栅极，所述双...

【专利技术属性】
技术研发人员：S·J·阿尔贝哈斯基，D·E·哈特，S·乌普力，
申请(专利权)人：马克西姆综合产品公司，
类型：发明
国别省市：