具有翼结构的晶体管制造技术

一种半导体器件包括：有源区域，具有沟道区域和至少一个翼区域，该至少一个翼区域与位于栅极介电层下方的沟道区域相邻。至少一个翼区域可以为在沟道区域两侧的两个对称翼区域。

【技术实现步骤摘要】

本专利技术涉及半导体器件。更具体地来说，本专利技术涉及具有翼结构的中压和高压晶体管器件。
技术介绍
当对于中压和高压应用采用诸如金属氧化物半导体场效应晶体管(MOSFET)的薄栅氧化物器件时，采用多个工艺克服电气性能和集成的问题。通常利用轻掺杂阱注入，从而优化击穿电压。例如，薄栅氧化物横向双扩散金属氧化物半导体(LDMOS)晶体管可以利用若干轻阱掺杂浓度，从而提高击穿电压。然而，将轻掺杂浓度应用于薄栅LDMOS的阱的技术使用了若干光掩模并且增加了器件的制造成本。
技术实现思路
为解决上述问题，本专利技术提供了一种集成电路结构，具有形成在其中的晶体管，晶体管包括半导体衬底，具有通过隔离区域所限定的有源区域；栅极介电层，位于半导体衬底的有源区域的一部分上方；以及栅电极，位于栅极介电层上方；其中，位于栅极介电层下方的有源区域的一部分包括沟道区域和至少一个翼区域。其中，位于栅极介电层下方的有源区域的一部分包括两个翼区域，两个翼区域被设置在沟道区域的对边的两侧。其中，翼区域对称。其中，翼区域在周期期间远离电流移动角电场，在周期期间将从约2V至约400V范围内变动的电压施加给栅电极。其中，翼区域在周期期间远离电流移动角电场，在周期期间将从约8V至约400V范围内变动的电压施加给栅电极。 其中，翼区域具有邻接沟道区域的一边，边包括两端，其中，至少一端距离栅极介电层的最近边约0.1微米。其中，翼区域具有邻接沟道区域的一边，边终止于距离栅极介电层的最近边至少约0.1微米处。其中，翼区域为矩形；梯形，具有邻接沟道区域的长边；三角形，具有邻接沟道区域的底边；或者半圆形，具有邻接沟道区域的底边。其中，垂直于长边或者底边的翼区域尺寸具有至少约0.2微米的最大长度。其中，晶体管为双扩散漏极MOS(DDDMOS)或者横向漏极MOS(LDMOS)器件的一部分。此外，还提供了一种晶体管，包括半导体衬底，具有通过隔离区域限定的有源区域，有源区域包括源极区域；漏极区域；沟道区域，具有至少I微米的长度；以及多个对称翼区域，位于沟道区域两侧；以及栅极介电层，位于沟道区域和多个对称翼区域、以及隔离区域的一部分的上方；以及栅电极，位于栅极介电层上方；其中，晶体管的阈值电压为至少8V。其中，多个对称翼区域具有曲线锯图案，该曲线锯图案终止于距离栅极介电层的最近边至少约0.1微米处。其中，多个对称翼区域具有波形图案，波形图案终止于距离栅极介电层的最近边至少约0.1微米处。其中，多个对称翼区域至少为位于沟道区域的每侧上的至少两个翼区域。其中，多个对称翼区域具有至少约0. 2微米的最大宽度。 其中，多个翼区域在周期期间远离电流移动角电场，在周期期间，将从约8V至约400V范围内变动的电压施加给栅电极。沟道区域具有从约0. 4微米至约2微米范围内变动的宽度。此外，还提供了一种横向漏极MOS(LDMOS)晶体管，包括栅电极；漏极区域，被限定在栅电极和第一隔离区域之间；源极区域，被限定在栅电极和第二隔区域之间，源极区域和漏极区域被设置在栅电极的两侧；沟道区域，完全位于漏极区域和源极区域之间的栅电极下方，沟道区域具有宽度和长度，沟道长度为至少I微米；多个翼区域邻接沟道区域的长边，翼区域具有宽度和长度；其中，多个翼区域具有短于沟道区域长度的长度和至少0. 2微米的最大宽度。其中，漏极区域宽度和源极区域具有在从约0. 4微米至约2微米范围内变动的宽度。其中，晶体管的阈值电压大于3V。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的多方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图I为现有技术晶体管的透视图。图2为根据本专利技术的各个实施例的晶体管的实施例的俯视图。图3A至图3H为根据本专利技术的各个实施例具有翼区域晶体管有源区域的不同实例的俯视图。图4A为根据本专利技术的各个实施例的LDMOS晶体管的实施例的俯视图。图4B和图4C为根据本专利技术的各个实施例的图4A中的LDMOS晶体管的横截面图。具体实施例方式据了解为了实施各个实施例的不同部件，以下描述提供了许多不同的实施例或示例。以下描述元件和布置的特定实例以简化本公开。当然这些仅仅是实例并不打算限定。另外，本公开可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。而且，在以下描述中第一部件形成在第二部件上包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入第一部件和第二部件之间的实施例，使得第一部件和第二部件可能不直接接触。图I为描述传统金属氧化物半导体场效应晶体管(MOSFET)的相对位置和形状的透视图。将MOSFET用于放大或切换电信号。氧化物绝缘栅电极103上的电源可以在有源区域101内感应导电沟道，该有源区域位于称作源极105和漏极107的两个其他接触之间，该源极105和漏极107位于栅电极的两侧。沟道可以为n型或者p型，并且相应地称作nMOSFET或pMOSFET (通常也为nMOS和pMOS)。有源区域101包括源极区域、漏极区域、以及沟道区域。通过隔离区域(未示出)来围绕有源区域，从而将相邻晶体管彼此分离。沟道区域101具有宽度W和长度L，通常称作沟道宽度和沟道长度。沟道宽度约为与源极和漏极区域相同的宽度。沟道长度约为与栅电极的宽度相同的长度。通常通过将杂质注入半导体材料来完成有源区域中的材料的导电类型。为了改变材料的导电性，各种晶体管设计改变注入有源区域101的不同部件中的杂质类型和数量。例如，沟道区域可以为n型或p型，并且源极和漏极区域可以具有与沟道区域相反的导电类型。在一些晶体管中，在源极区域和漏极区域处使用一种以上的导电类型。例如，源极区域可以包括n型阱和p型阱。在其他晶体管中，使用具有导电梯度的多个阱，例如，较低的n型导电性的较大阱和较大阱内的较高n型导电性的较小阱。一些晶体管还包括内嵌在有源区域中的各个较小的隔离区域。 当MOSFET以中电压(约2_8伏)至高电压(约8-400伏)直到最高(约大于400伏)应用工作时，碰撞电离生成大量电子，通过位于沟道区域和在该沟道区域周围的隔离区域之间的界面处的较强的角电场捕获该大量电子。捕获的电子损害了在沟道区域周围的氧化物材料，并且排斥沟道电流，实际上，将电阻添加到沟道中的电流。这种效应进一步劣化了晶体管的击穿电压和阈值电压。例如，捕获效应对于具有从约0. 42微米至约2微米范围内变动的沟道宽度的晶体管来说更明显。在具有约0. 42微米的沟道宽度的数模(DAC)器件的一个实例中，在几个操作周期以后，击穿电压劣化到约2伏并且阈值电压从约I伏增大到2. 5伏，因为阈值电压大于击穿电压，所以对于预期目的来说，致使不可操作的器件。形成缓变阱可以降低漏极电场，从而减小电子捕获效应。为了在缓变阱中形成不同掺杂浓度的浓度梯度，使用至少两个光掩模，从而掩盖与离子注入不同的有源区域的部分。由于不得不设计和制造光掩模并且具有与每种光刻应用相关联的额外的制造步骤，光掩模的使用增加了制造成本。因此，在最小化光刻操作的数量的同时，寻求制造中压至高压晶体管的器件设计和方法。图2为描述本文档来自技高网...

【技术保护点】
一种集成电路结构，其中形成有晶体管，所述晶体管包括：半导体衬底，具有通过隔离区域限定的有源区域；栅极介电层，位于所述半导体衬底的所述有源区域的一部分上方；以及栅电极，位于所述栅极介电层上方；其中，位于所述栅极介电层下方的所述有源区域的所述一部分包括沟道区域和至少一个翼区域。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朱振梁，陈斐筠，陈奕升，萧世匡，蔡俊琳，郑光茗，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：