本发明专利技术公开了一种双导通半导体组件包括具有一第一导电类型的一半导体基底、具有一第二导电类型的一第一基体掺杂区与一第二基体掺杂区以及一栅极绝缘层。半导体基底具有一第一沟槽，且第一基体掺杂区与第二基体掺杂区分别设于第一沟槽的两侧的半导体基底中。栅极绝缘层覆盖于第一沟槽的表面，且栅极绝缘层具有邻近第一基体掺杂区的一第一部分、邻近第二基体掺杂区的一第二部分与位于第一沟槽的底部与侧壁的转折处的一第三部分，其中第一部分的厚度与第二部分的厚度小于第三部分的厚度。借此，可提升双导通半导体组件的耐压能力。
【技术实现步骤摘要】
本专利技术涉及一种，尤其涉及一种，其栅极绝缘层的底部厚度大于侧壁厚度。
技术介绍
传统双导通半导体组件(bilateralconduction semiconductor device)是设置在电池中，且是用在电池的充放电过程中保护电池免于因充放电而损坏。为了具有保护电池的功效，公知双导通半导体组件是由两个N型功率金氧半场效应晶体管(MOSFET)所组成，且两个N型功率金氧半场效应晶体管的汲 极电连接在一起。并且，各N型功率金氧半场效应晶体管具有一寄生二极管(diode)，且二极管的P端电连接至N型功率金氧半场效应晶体管的源极，而二极管的N端电连接至N型功率金氧半场效应晶体管的汲极。请参考图I,图I为公知双导通半导体组件的剖视示意图。如图I所示,公知双导通半导体组件10包含一 P型基底12以及一设于P型基底12上的N型外延层14，并且N型外延层14具有两沟槽16。两P型基体掺杂区18设于各沟槽16两侧的N型外延层14中，且两N型源极掺杂区20分别设于各P型基体掺杂区18中，以分别作为两N型功率金氧半场效应晶体管的源极。两栅极导电层22设于各沟槽16中，以分别作为两N型功率金氧半场效应晶体管的栅极，且一绝缘层24设于各沟槽16中，并电绝缘两栅极导电层22以及电绝缘栅极导电层22与P型基体掺杂区18以及N型外延层14。此外，两源极金属层设于各N型源极掺杂区20上。由上述可知，公知双导通半导体组件10是在P型基底12上形成N型外延层14，以于P型基底12与N型外延层14之间形成一耗尽区。借此，可提升N型外延层14的耐压能力，然而所提供的P型基底12与N型外延层14具有不同的导电类型，因此需额外进行一外延工艺，在P型基底12上形成N型外延层14，而增加制作成本。所以，目前亦有发展出在N型基底上制作双导通半导体组件，不过所制作出的双导通半导体组件的耐压能力较差。有鉴于此，提升双导通半导体组件的耐压能力且降低制作成本实为业界努力的目标。
技术实现思路
本专利技术的主要目的在提供一种，以提升双导通半导体组件的耐压能力，且缩小双导通半导体组件的尺寸。为达上述的目的，本专利技术提供一种双导通半导体组件。双导通半导体组件包括一半导体基底、一第一基体掺杂区、一第二基体掺杂区、一栅极绝缘层、一第一栅极导电层、一第二栅极导电层、一第一源极掺杂区以及一第二源极掺杂区。半导体基底具有一第一导电类型，且半导体基底具有一第一沟槽。第一基体掺杂区具有一第二导电类型，且第一基体掺杂区设于第一沟槽的一侧的半导体基底中。第二基体掺杂区具有第二导电类型，且第二基体掺杂区设于第一沟槽的另一侧的半导体基底中。栅极绝缘层覆盖于第一沟槽的表面，且栅极绝缘层具有一第一部分、一第二部分与一第三部分，其中第一部分邻近第一基体掺杂区，第二部分邻近第二基体掺杂区，第三部分位于第一沟槽的一底部与一侧壁的转折处，且第一部分的厚度与第二部分的厚度小于第三部分的厚度。第一栅极导电层设于邻近第一基体掺杂区的栅极绝缘层上，其中第一部分位于第一栅极导电层与第一基体掺杂区之间。第二栅极导电层设于邻近第二基体掺杂区的栅极绝缘层上，且第二栅极导电层与第一栅极导电层电绝缘，其中第二部分位于第二栅极导电层与第二基体掺杂区之间。第一源极掺杂区具有第一导电类型，且设于第一基体掺杂区中。第二源极掺杂区具有第一导电类型，且设于第二基体掺杂区中。为达上述的目的，本专利技术提供一种双导通半导体组件。双导通半导体组件包括一半导体基底、一第一基体掺杂区、一第二基体掺杂区、一栅极绝缘层、一第一栅极导电层、一第二栅极导电层、一第一源极掺杂区以及一第二源极掺杂区。半导体基底具有一第一导电类型，且半导体基底具有一第一沟槽。第一基体掺杂区具有一第二导电类型，且第一基体掺杂区设于第一沟槽的一侧的半导体基底中。第二基体掺杂区具有第二导电类型，且第二基体掺杂区设于第一沟槽的另一侧的半导体基底中。栅极绝缘层覆盖于第一沟槽的表面。第一栅极导电层设于邻近第一基体掺杂区的栅极绝缘层上。第二栅极导电层设于邻近第二基·体掺杂区的栅极绝缘层上，且第二栅极导电层与第一栅极导电层电绝缘。第一源极掺杂区具有第一导电类型，且设于第一基体掺杂区中。第二源极掺杂区具有第一导电类型，且设于第二基体掺杂区中。第一接触插塞与第二接触插塞分别设于第一基体掺杂区与第二基体掺杂区上，第一接触插塞电连接第一源极掺杂区，且第二接触插塞电连接第二源极掺杂区，其中第一接触插塞与第二接触插塞部分重迭于第一沟槽，并与第一栅极导电层以及第二栅极导电层电绝缘。为达上述的目的，本专利技术提供一种双导通半导体组件的制作方法。首先，提供一半导体基底，半导体基底具有一第一沟槽，其中半导体基底具有一第一导电类型。接着，于第一沟槽中形成一第一绝缘材料层与一填充材料层。然后，移除部分位于第一沟槽中的第一绝缘材料层与填充材料层，以暴露出第一沟槽的两侧壁。随后，移除残留的填充材料层。接着，于第一沟槽暴露出的两侧壁与第一绝缘材料层上形成一第二绝缘材料层，以形成一栅极绝缘层，且栅极绝缘层具有一第一部分、一第二部分与一第三部分，其中第一部分与第二部分分别位于第一沟槽的两侧壁，第三部分位于第一沟槽的一底部与一侧壁的转折处，且第一部分的厚度与第二部分的厚度小于第三部分的厚度。其后，进行一第一离子注入工艺与一第一热驱入工艺，于第一沟槽两侧的半导体基底中形成一第一基体掺杂区与一第二基体掺杂区，其中第一基体掺杂区与第二基体掺杂区具有一第二导电类型。随后，进行一第二离子注入工艺与一第二热驱入工艺，分别于第一基体掺杂区与第二基体掺杂区中形成一第一源极掺杂区与一第二源极掺杂区，其中第一源极掺杂区与第二源极掺杂区具有第一导电类型。然后，于栅极绝缘层上形成一第一栅极导电层与一第二栅极导电层，其中第一栅极导电层邻近第一基体掺杂区，且第二栅极导电层邻近第二基体掺杂区。本专利技术通过进行两次形成绝缘材料层的步骤来增加位于第一沟槽的底部与侧壁转折处的栅极绝缘层的厚度，并且在两次形成绝缘材料层的步骤之间进行移除位于第一沟槽侧壁的绝缘材料层，使位于第一沟槽侧壁的栅极绝缘层的厚度小于位于第一沟槽的底部与侧壁转折处的栅极绝缘层的厚度。借此，双导通半导体组件的耐压能力可被提升。另外，本专利技术将位于第一沟槽中的第一栅极导电层与第二栅极导电层的高度刻蚀至小于第一沟槽的深度，因此各绝缘层可位于第一接触插塞与第一栅极导电层之间以及位于第二接触插塞与第二栅极导电层之间。借此，第一接触插塞可部分重迭于P型第一基体掺杂区两侧的第一沟槽，且第二接触插塞可部分重迭于P型第二基体掺杂区两侧的第一沟槽，进而缩小双导通半导体组件。附图说明图I为公知双导通半导体组件的剖视示意图。图2为本专利技术双导通半导体组件的上视示意图。图3为图2的区域A的放大示意图。 图4为图3沿着剖视线AA’的剖视示意图。图5为图3沿着剖视线BB’的剖视示意图。图6至图13为本专利技术一优选实施例的双导通半导体组件的制作方法。其中，附图标记说明如下10双导通半导体组件 12基底14外延层16沟槽18基体掺杂区20源极掺杂区22栅极导电层24绝缘层100双导通半导体组件102半导体基底102a基材102b外延层102c上表面104第一栅极金属层106第二栅极金属层108第一源极金属层110第二源极金属层1本文档来自技高网...
【技术保护点】
一种双导通半导体组件，其特征在于，包括：一半导体基底，具有一第一导电类型，且该半导体基底具有一第一沟槽；一第一基体掺杂区，具有一第二导电类型，该第一基体掺杂区设于该第一沟槽的一侧的该半导体基底中；一第二基体掺杂区，具有该第二导电类型，该第二基体掺杂区设于该第一沟槽的另一侧的该半导体基底中；一栅极绝缘层，覆盖于该第一沟槽的表面，且该栅极绝缘层具有一第一部分、一第二部分与一第三部分，其中该第一部分邻近该第一基体掺杂区，该第二部分邻近该第二基体掺杂区，该第三部分位于该第一沟槽的一底部与一侧壁的转折处，且该第一部分的厚度与该第二部分的厚度小于该第三部分的厚度；一第一栅极导电层，设于邻近该第一基体掺杂区的该栅极绝缘层上，其中该第一部分位于该第一栅极导电层与该第一基体掺杂区之间；一第二栅极导电层，设于邻近该第二基体掺杂区的该栅极绝缘层上，且该第二栅极导电层与该第一栅极导电层电绝缘，其中该第二部分位于该第二栅极导电层与该第二基体掺杂区之间；一第一源极掺杂区，具有该第一导电类型，且设于该第一基体掺杂区中；以及一第二源极掺杂区，具有该第一导电类型，且设于该第二基体掺杂区中。
【技术特征摘要】
【专利技术属性】
技术研发人员：林伟捷，
申请(专利权)人：大中积体电路股份有限公司，
类型：发明
国别省市：
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