本发明专利技术提供了一种基于埋层N型阱的异质结1T-DRAM结构及其制备方法，有效增大了体区与埋层N型阱之间、体区与源区之间的孔穴势垒，从而有效增大1T-DRAM单元的体电势的变化范围，进而有效增大其阈值电压的变化范围，使得读出的信号电流变大，即增大了信号裕度（margin）。同时，由于增大了体区与埋层N型阱之间、体区与源区之间的孔穴势垒，有效减小了体区与埋层N型阱之间、体区与源区之间的漏电流，增大了1T-DRAM的保留时间。另外，由于采用窄禁带的SiGe作为体区层和漏区，有效增大碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。
【技术实现步骤摘要】
本专利技术涉及一种IT-DRAM结构及其制备方法，尤其涉及一种基于埋层N型阱的异质结IT-DRAM结构及其制备方法。
技术介绍
随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量(一般要求30fF/cell),其电容制备工艺(stack capacitor或者deep-trench capacitor)将越来越复杂,并且与逻辑器件工艺兼容性越来越差。因此,与逻辑器件兼容性良好的无电容DRAM (Capacitorless DRAM)将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中 lT_DRAM(one transistor dynamic random access memory)因其cell尺寸只有4F2而成为目前无电容DRAM的研究热点。 IT-DRAM 一般为一个SOI浮体(floating body) NM0SFET晶体管或者带埋层N型阱的NM0SFET晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底偏置效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源漏电流，由于“I”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“O”。IT-DRAM的工作特性在以下论文中有详细描述Ohsawa， T. ; et al. Memorydesign using a one~transistor gain cell on SOI，Solid-State Circuits， IEEEJournal, Nov 2002，Volume: 37 Issue: 11 ， page: 1510 - 1522。根据写“I”操作方法的不同，IT-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离(impact-ionization)在体区积累孔穴,一类采用GIDL效应使体区积累孔穴。采用碰撞电离效应的IT-DRAM是目前IT-DRAM的研究热点。但是，目前常规的带埋层N型阱的NM0SFET晶体管IT-DRAM结构还需要在以下几方面做进一步改善以提高性能 1、体区电势受体区与埋层N型阱的孔穴势垒、体区与源的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小(一般只有0. 3V左右)，这使得读出的信号电流较小； 2、在该IT-DRAM工作时，埋层N型阱需要接正电压，以使P型体区和埋层N型阱所形成的PN结反偏，但其必然具有一个PN结反偏电流，从而造成体区积累的孔穴流失，因此，需尽量减小该反偏电流。同理，也需尽量减小体区与源的漏电流，以提高IT-DRAM的保留时间(retention time)。3、增大碰撞电离效应，以增大体区孔穴产生速率,增大IT-DRAM单元的读写速率。
技术实现思路
针对上面描述的目前常规的带埋层N型阱的NM0SFET晶体管IT-DRAM结构所需要进一步改善的三个方面，从能带工程出发，提出一种埋层N型阱和源区采用宽禁带的半导体材料，而体区和漏区采用窄禁带的半导体材料，即采用异质结的方法来改善常规IT-DRAM的性能，并提出其制备方法 其中，体区和漏区采用比Si的禁带宽度窄的锗硅(SiGe)，以增大碰撞电离效应，从而增大体区孔穴产生速率，增大IT-DRAM单元的读写速率。对于体阱、体源PN结，为了增大孔穴势垒，从理论上讲，如果用比SiGe的禁带更宽的能带工程材料就可以实现。同时，为了不影响NMOS的阈值电压，该宽禁带材料的导带需要和硅的相同或相近，即只需要价带比SiGe更低，碳化硅(SiC)就具有这个特性。·本专利技术第一个目的是提供一种基于埋层N型阱的异质结IT-DRAM结构，包括底层硅、位于所述底层硅上方的埋层N型阱层、和位于所述埋层N型阱层上方的顶层硅；还包括有栅极和位于栅极两侧的浅沟槽，所述栅极位于所述顶层硅的上表面，所述浅沟槽上表面与所述顶层硅上表面处于同一平面，所述浅沟槽下底面位于所述埋层N型阱中；所述栅极与浅沟槽之间的体区层中分别为源区和漏区。其中，所述顶层硅包括P型SiGe层，所述源区材质为N+型SiC，所述漏区材质为N+型SiGe，所述埋层N型阱层材质为N型SiC。本专利技术上述的异质结IT-DRAM结构，所述埋层N型阱层和/或源区中，碳的摩尔含量优选为0. 01% 10%。本专利技术上述的异质结IT-DRAM结构，所述埋层N型阱层厚度优选为> IOnm0本专利技术上述的异质结IT-DRAM结构，所述顶层硅上方还可以包括位于所述栅极下方的P型硅薄层，或还包括位于所述栅极和所述P形硅薄层之间的栅氧化层。本专利技术上述的异质结IT-DRAM结构，所述P型SiGe层和所述漏区中，Ge的摩尔含量优选为0. I 100%。本专利技术上述的异质结IT-DRAM结构，所述P型SiGe层厚度彡30nm。本专利技术上述的异质结IT-DRAM结构，所述源区厚度为所述P型SiGe层厚度的1/5 4/5。本专利技术上述的异质结IT-DRAM结构，所述栅极两侧还包括侧墙，所述源区可以从所述浅沟槽延伸至侧墙下方，或延伸至侧墙外边缘。所述外指的是以栅极中心轴为中心，指向浅沟槽的方向。所述漏区可以由浅掺杂区和重掺杂区组成，但也可以不包括浅掺杂区。同样地，所述源区与栅极之间也可以存在浅掺杂区，该浅掺杂区材质也可以是N+型 SiGe。本专利技术第二个目的是提供一种制备如上述基于埋层N型阱的异质结IT-DRAM结构的方法，步骤包括 步骤1，提供底层硅；在所述底层硅上生成N型SiC层；在所述N型SiC层上方生成P型SiGe层；还可以在所述P型SiGe层上方再生成一薄层P型硅； 步骤2，制备浅沟槽，并使所述浅沟槽下底面位于所述N型SiC层中； 步骤3，在相邻两个浅沟槽之间制备栅极； 步骤4，光刻胶覆盖栅极、浅沟槽和所述P型SiGe层(或薄层P型硅)，在栅极一侧形成第一开口，使栅极与所述栅极一侧的浅沟槽之间的P型SiGe层((或薄层P型硅))暴露出来，通过第一开口对暴露出的P型SiGe层(和(或薄层P型硅))进行刻蚀，但不刻蚀至所述N型SiC层，形成源区槽，去除剩余光刻胶；在形成的源区槽内选择性生长N+型SiC至填满所述源区槽，形成源区； 光刻胶覆盖栅极、浅沟槽和所述P型SiGe层，在栅极另一侧形成第二开口，使栅极与所述栅极另一侧的浅沟槽之间的P型SiGe层暴露出来，通过第二开口对暴露出的P型SiGe层进行N+型离子注入，形成漏区；去除剩余光刻胶。步骤5，退火，激活注入的杂质离子。本专利技术上述方法中，优选地，所述N型SiC层厚度> IOnm, C的摩尔含量为0. 01% 10% ;所述P型SiGe层厚度彡30nm, Ge的摩尔含量为0. 1% 100%。本专利技术上述的方法，还包括制备栅极侧墙的工艺，所述侧墙的制备可以是在制备 漏区和源区之前进行，或者在制备源区之后、或漏区之前进行。本专利技术所述的漏区可以是先后通过轻掺杂(并注入低能Ge离子)和重掺杂(并注入高能Ge离子)进行制备,此时,侧墙应在重掺杂之前进行制备。本专利技术上本文档来自技高网...
【技术保护点】
一种基于埋层N型阱的异质结1T？DRAM结构，其特征在于，包括底层硅、位于所述硅基底上方的埋层N型阱层、和位于所述埋层N型阱层上方的顶层硅；还包括有栅极和位于栅极两侧的浅沟槽，所述栅极位于所述顶层硅的上表面，所述浅沟槽上表面与所述顶层硅上表面处于同一平面，所述浅沟槽下底面位于所述埋层N型阱中；所述栅极与浅沟槽之间的体区层中分别为源区和漏区；其中，所述顶层硅材质为P型锗硅（SiGe），所述源区材质为N+型碳化硅（SiC），所述漏区材质为N+型SiGe，所述埋层N型阱层材质为N型SiC。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄晓橹，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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