一种能抑制电源噪声的低电压压控振荡器制造技术

本实用新型专利技术公布了一种能抑制电源噪声的低电压压控振荡器，所述电源噪声滤波器消耗的电压裕量较小，对电源噪声的抑制能力高，利于压控振荡器在低电压下工作。本实用新型专利技术和现行以源极跟随器为核心的电源噪声滤波器相比，电源电压能降低33%。本实用新型专利技术包括一个环路振荡器和一个电源噪声滤波器，输入的控制电压在调整环路振荡器的振荡频率的同时，还通过电平转换器的升压作为电源噪声滤波器的参考电压。本实用新型专利技术可用于各种锁相环系统中，特别是低电源电压的锁相环系统。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于锁相环技术中的压控振荡器领域，是ー种能抑制电源噪声的低电源电压压控振荡器，能够改善锁相环的时钟抖动特性，适用于低功耗设计。
技术介绍
压控振荡器是锁相环的重要组成部分，压控震荡器的输出时钟经过分频和锁相环的输入參考时钟比较，再经过鉴相、滤波，实现时钟相位锁定、时钟抖动过滤、频率综合等锁相环功能。压控振荡器的基本结构是环形振荡器，环形振荡器的振荡频率由输入的控制电 压决定，理想情况下压控振荡器的输出时钟的振荡频率和控制电压成线性关系。压控振荡器产生的时钟的边沿出现在理想时间点的前后，这种边沿位置的不确定经过几个时钟周期的累加，反映到锁相环输出，会产生较大的时钟抖动。在数据通信领域，时钟抖动会使采样时钟和被采样的数据相位偏移，特别是在高速数据通信中，由于每个数据的采样时间窗ロ较短，时序上的偏差有可能使采样时钟的边沿错过数据采样窗ロ，产生误码，影响通信系统的稳定性。压控振荡器输出的时钟抖动的主要来源是电源电压的噪声，这种噪声引起组成环形振荡器的各个延时单元延迟时间的不确定，导致振荡频率随电源电压而变化。开关电源产生的电压纹波是压控振荡器工作电源上噪声的主要来源之一；其次在芯片系统集成中，锁相环通常和大規模数字电路集成在一个芯片上，大量数字电路在工作中由于寄存状态的翻转向电源线注入大量的噪声。为减小压控振荡器产生的时钟抖动，现行的方法通常是在芯片输入电源和环形振荡器之间插入ー个源极跟随器，隔离来自电源的噪声。但是源极跟随器所消耗的电压裕量会使得现行压控振荡器在低电源电压下的实现变得困难，不利于低功耗设计；其次在采用先进的深亚微米技术甚至纳米技术エ艺下，源极跟随器的主要元件NMOS晶体管在饱和エ作区的输出电阻变小，对电源噪声的隔离效果并不理想。本专利专利技术了一种高效隔离电源噪声的新型滤波器结构，该结构消耗的电压裕量较小，利于压控振荡器在低电源电压下エ作；本专利技术还克服了先进エ艺下器件特性变差的缺陷，较好地阻隔来自电源的噪声。
技术实现思路
本专利技术是ー种能抑制电源噪声的低电压压控振荡器，包含一个环形振荡器和ー个电源噪声滤波器。所述环形振荡器的振荡频率由输入的參考电压控制，所述环形振荡器的偏置电压来自所述电源噪声滤波器的输出。由于所述电源噪声滤波器对于电源噪声的隔离作用，所述环形振荡器的振荡频率不受电源噪声的影响。所述环形振荡器工作在负反馈模式，包含一串首尾相连的相同的延时单元，每个延时单兀有ー对差分输入端、ー对差分输出端、ー个电压控制端和ー个电压偏置端，延迟单元的个数由实际应用所要求的振荡频率范围決定。每级延时单元的差分输入端和上级延时単元的差分输出端连接，每级延时单元的差分输出端和下级延时単元的差分输入端连接，这样首尾相连形成环形电路。所有延时单元的电压控制端短接在一起，电压控制端的电压来自外部输入信号，控制每个延时単元的延迟时间。电压偏置端接所述电源噪声滤波器的输出端。所述延时单元电路结构包括第一和第二 PMOS晶体管和第一至第四NMOS晶体管。所述第一和第二 PMOS晶体管的源极短接在一起，和所述电压偏置端连接，第一和第二 PMOS晶体管的栅极分别作为延时单元的正相输入端和反相输入端，第一和第二 PMOS晶体管的漏极分别作为延时単元的反相输出端和正相输出端。第一和第二 NMOS晶体管的漏极分别接反相输出端和正相输出端，其栅极短接，并作为所述延时単元的电压控制端，其源极均接地。第三和第四NMOS晶体管的漏极分别接反相输出端和正相输出端，其栅极分别接正相输出端和反相输出端，其源极分别接地。第三和第四NMOS晶体管构成交叉耦合结构，形成一个负电阻，与第一和第二 NMOS晶体管并联。所述电源噪声滤波器包含ー个PMOS晶体管、一个运算放大器和ー个电平转换器。所述电平转换器一端和所述电压控制端相连，另一端和所述运算放大器的反相输入端连 接，所述电平转换器实现电平的变化，用来升高电压控制端输入的电压，为所述运算放大器的反相输入端提供參考电压。所述运算放大器的输出端接所述PMOS晶体管的栅极，正相输入端和所述PMOS晶体管的漏极相连，所述PMOS晶体管的源极接电源电压，所述PMOS晶体管的漏极作为所述电源噪声滤波器的输出。所述运算放大器和PMOS晶体管构成ー个负反馈环路，使所述电源噪声滤波器的输出稳定在电平转换器的输出电压，实现抑制电源电压的噪声。另外，运算放大器的反相输入端可以是ー个独立的參考电压。该装置消耗的电压裕量较小，适用于低电压电路设计。附图说明图I所示为现行压控振荡器结构。图2所示为ー种现行延时单元电路结构。图3所示为本专利技术提出的能抑制电源噪声的压控振荡器结构。具体实施方式图I是现行使用的ー种压控振荡器结构，包括延时单元11至13、NMOS晶体管14和电平转换器15。所述延时単元11至13首尾环形相连组成环形振荡器，延时单元级数由实际要求的振荡频率范围決定，延时单元的延迟时间由电压控制端V。決定。NMOS晶体管14和电平转换器15组成电源噪声滤波器，NMOS晶体管14工作在饱和区，形成源极跟随器，其源极电压由參考电压Vqi减去ー个Ves决定，和电源电压无关，有效地阻隔了电源上的噪声电压，所述源极电压为所述环形振荡器的偏置电压\。电平转换器15通过对\的升压为NMOS晶体管14提供适当的參考电压VCH。图2为所述环形振荡器中延时单元的电路结构，包括PMOS晶体管21和22、NMOS晶体管23至26。PMOS晶体管21和22的源极短接并由电压偏置端Vk供电，PMOS晶体管的21和22的栅极连接差分输入IP和IN、漏极分别和NMOS晶体管23和24的漏极相连。NMOS晶体管23和24的源极接地、栅极和电压控制端V。短接在一起，NMOS晶体管23和24作为差分结构的电阻负载，其漏极作为差分输出OP和0N。所述延时単元的延迟时间与输出端OP和ON的输出电阻和在该节点的电容的乘积成正比，通过输入电压控制端V。改变NMOS晶体管23和24的电阻值，就能调节延时单元的延迟时间。NMOS晶体管25和26的源极接地，漏极和栅极交叉耦合连接，并和输出端OP和ON连接，该结构用于抑制共模信号，促使由延时单元组成的所述环形振荡器工作在差分放大的模式。图I所示压控振荡器工作时在所述延时単元的输出端产生差分时钟信号，当所述延时单元的输入端与输出端IP、IN、OP、ON达到相同的电平吋，Vk需要至少大于2Vgs才能保证晶体管21、22、25和26导通工作。NMOS晶体管14工作在饱和区，Vai必须大于VK+Ves，也即电源电压必须大于3Ves才能保证图I所示压控振荡器的正常直流偏置。在深亚微米和纳米エ艺条件下，电源电压已低至IV或IV以下，上述正常直流偏置的要求已经限制了所述压控振荡器结构在低电源电压下的应用。其次，在先进的深亚微米和纳米エ艺条件下，NMOS晶体管14的沟道长度调制效应非常显著，电源电压的变化会导致NMOS晶体管的电流的变 化，对电源噪声的抑制能力大大下降，时钟抖动增加。最后，NMOS晶体管14的衬底端接地，不和源极短接，来自衬底的电压变化在源极和衬底间形成噪声，改变晶体管14中的工作电流，引起时钟抖动的增加。图3所示为本专利技术提出的能抑制电源噪声的压控振荡器结构，包括由延时单元组成的环形振荡器、电平转换器15本文档来自技高网...

【技术保护点】
一种能抑制电源噪声的低电压压控振荡器，其特征是包括至少一个环路振荡器和一个电源噪声滤波器，电源噪声滤波器一端连接电源电压，另一端与环路振荡器相连；环路振荡器的电压偏置端连接电源噪声滤波器，另一端接地。

【技术特征摘要】
1.ー种能抑制电源噪声的低电压压控振荡器，其特征是包括至少ー个环路振荡器和一个电源噪声滤波器，电源噪声滤波器一端连接电源电压，另一端与环路振荡器相连；环路振荡器的电压偏置端连接电源噪声滤波器，另一端接地。2.根据权利要求书I所述的ー种能抑制电源噪声的低电压压控振荡器，其中的环形振荡器特征是包含一串首尾相连的相同的延时单元，每个延时单元有ー对差分输入端、ー对差分输出端、一个电压控制端和一个电压偏置端，姆级延时单兀的差分输入端和上级延时単元的差分输出端连接，每级延时单元的差分输出端和下级延时単元的差分输入端连接，这样首尾相连形成环形电路；所有延时单元的电压控制端短接在一起，电压控制端的电压来自外部输入信号；电压偏置端接所述电源噪声滤波器的输出端；环形振荡器工作在负反馈模式。3.根据权利要求书2所述的的ー种能抑制电源噪声的低电压压控振荡器，其中的环形振荡器特征是其中的延时单元级数由具体设计所需的振荡频率范围决定，所述环形振荡器的结构既可以由差分放大延时单元构成，也可以由单端信号延时单元组成；所述压控振荡器中的环形振荡器可以是有源器件构成的，也可以是无源器件构成的。4.根据权利要求书I所述的ー种能抑制电源噪声的低电压压控...

【专利技术属性】
技术研发人员：盖伟新，何金杰，
申请(专利权)人：无锡芯骋微电子有限公司，
类型：实用新型
国别省市：