多晶硅栅极的制造方法技术

本发明专利技术实施例公开了一种多晶硅栅极的制造方法，包括：提供衬底；在所述衬底上形成多晶硅薄膜；对所述多晶硅薄膜进行化学机械抛光；通过刻蚀工艺图案化所述多晶硅薄膜，以形成多晶硅栅极。通过对多晶硅薄膜进行化学机械抛光，使多晶硅薄膜的表面更平滑，而后对其进行图案化，这样使刻蚀工艺在具有更平滑的多晶硅薄膜表面进行，使刻蚀工艺更的控制更精确，从而改善多晶硅栅极的形貌，提高器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，更具体地说，涉及一种。
技术介绍
随着集成电路和半导体技术的发展，芯片的集成度也越来越高，具有更高性能和更强功能的集成电路要求更大的元件密度，随着CMOS器件尺寸进入30纳米以下的时代，对器件的各部分提出了更高的要求，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出，常需要针对小尺寸器件进行新的工艺改进。CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)是集成电路中一种重要的基本元器件，主要有半导体衬底、栅介质层和多晶硅栅极及源/漏掺杂区组成。 通常地，形成CMOS器件的步骤包括在半导体衬底上形成栅介质材料后，通过低压化学气相淀积多晶硅，而后，通过刻蚀工艺图案化多晶硅和栅介质材料，从而形成多晶硅栅极，而后，在栅极两侧的半导体衬底内形成源/漏掺杂区。然而，上述方法形成的器件的多晶硅栅极的表面比较粗糙，通常其表面粗糙度的Rms (表面粗糙度的均方根值)在3-4nm，在较大栅尺寸的工艺中，这种粗糙度对器件的后续工艺及器件的性能没有太大影响，而随着器件尺寸的不断缩小，尤其是进入30nm工艺时代以后，要形成更小尺寸的栅极，对刻蚀工艺也提出了更高的要求，而粗糙不平的多晶硅表面对刻蚀的精确性有很大的影响，从而会影响刻蚀出来的多晶硅栅极的形貌，继而影响器件的性能，甚至影响器件的成品率。
技术实现思路
本专利技术提供一种，提高多晶硅表面光滑度，从而改善多晶硅栅极的形貌，提高器件的性能。为实现上述目的，本专利技术实施例提供了如下技术方案一种，包括提供衬底；在所述衬底上形成多晶硅薄膜； 对所述多晶硅薄膜进行化学机械抛光；通过刻蚀工艺图案化所述多晶硅薄膜，以形成多晶硅栅极。可选地，图案化所述多晶硅薄膜的步骤包括在所述多晶硅薄膜上形成二氧化硅薄膜；刻蚀所述二氧化硅薄膜以形成栅掩膜；以栅掩膜为掩膜图案，刻蚀所述多晶硅薄膜，以形成多晶硅栅极。可选地，在对所述多晶硅薄膜进行化学机械抛光之后，形成多晶硅栅极之前，还包括步骤进行RCA清洗。可选地，所述衬底表面形成有栅介质层。可选地，通过低压化学气相淀积形成多晶硅薄膜。可选地，所述多晶硅栅极的栅尺寸小于30nm。与现有技术相比，上述技术方案具有以下优点本专利技术实施例的，在形成多晶硅薄膜以后，对该多晶硅薄膜进行化学机械抛光，使多晶硅薄膜的表面更平滑，而后对其进行图案化，这样使刻蚀工艺在具有更平滑的多晶硅薄膜表面进行，使刻蚀工艺更的控制更精确，从而改善多晶硅栅极的形貌，提闻器件的性能。附图说明 通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图I为本专利技术实施例的流程图；图2-8为本专利技术实施例公开的多晶硅栅极制造方法的各个制造阶段示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
部分所述，随着器件尺寸的不断减小，尤其是进入30nm工艺时代以后，对器件的各部分提出了更高的要求，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出，常需要针对小尺寸器件进行新的工艺改进。对于多晶硅栅极，传统工艺形成多晶硅栅极的表面比较粗糙，通常其表面粗糙度的Rms (表面粗糙度的均方根值)在3-4nm，在较大栅尺寸的工艺中，这种粗糙度对器件的后续工艺及器件的性能没有太大影响，而随着器件尺寸的不断缩小，尤其是进入30nm工艺时代以后，要形成更小尺寸的栅极，对刻蚀工艺也提出了更高的要求，而粗糙不平的多晶硅表面对刻蚀的精确性有很大的影响，从而会影响刻蚀出来的多晶硅栅极的形貌，继而影响器件的性能，甚至影响器件的成品率。为此，本专利技术提出了一种，在形成具有光滑表面的多晶硅薄膜后，在进行刻蚀图案化，从而使刻蚀工艺在具有更平滑的多晶硅薄膜表面进行，使刻蚀工艺更的控制更精确，从而改善多晶硅栅极的形貌，提高器件的性能，所述包括提供衬底；在所述衬底上形成多晶硅薄膜；对所述多晶硅薄膜进行化学机械抛光；通过刻蚀工艺图案化所述多晶硅薄膜，以形成多晶硅栅极。本专利技术中，在形成多晶硅薄膜后，通过化学机械抛光的方法，使其具有更平滑的表面，改善其表面的粗糙度，进而进行刻蚀图案化，使刻蚀工艺更的控制更精确。为了更好的理解本专利技术，以下将结合制造流程图以及各个制造阶段的示意图对本专利技术进行详细的说明。参考图1，图I为本专利技术实施例的流程图。在步骤SI，提供衬底200，参考图2。 在本实施例中，所述衬底200可以为单纯的硅衬底200-1 (例如硅片)，也可以为已经形成有一定结构的衬底，例如可以在衬底表面200-1上已经形成有栅介质层200-2的结构，如图2所示，例如还可以在衬底表面200-1上已经形成有栅介质层和部分其他栅电极材料的结构(图未示出)。所述栅介质层材料例如高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)，其他栅电极材料例如Ti、TiAlx、TiN、TaNx等金属栅材料。所述栅介质层200-2可以为氧化硅、氮氧化硅或高k介质材料，高k介质材料例如铪基氧化物，或其他栅介质材料，铪基氧化物例如HF02、HfSiO, HfSiON, HfTaO, HfTiO等，此处仅为示例，本专利技术并不限于此。在本实施例中，所述衬底为已经形成有栅介质层结构的衬底，可以通过热氧化的方法形成氧化硅的栅介质层，还可以通过热氧化的方法形成氧化硅后，进一步进行氮化，形成氮氧化硅的栅介质层，或者，通过采用溅射、PLD、MOCVD, ALD、PEALD或其他合适的方法来形成高k材料的栅介质层。在实际运用中，所述衬底200还可以包括其他元素半导体或化合物半导体，例如Ge、SiGe、GaAs> InP或SiC等。根据现有技术公知的设计要求(例如p型衬底或者η型衬底)，所述衬底200可以包括各种掺杂配置。此外，可选地，衬底可以包括外延层，还可以为叠层半导体，例如Si/SiGe、SOI (绝缘体上硅)或SGOI (绝缘体上锗硅)。在步骤S2，在所述衬底200上形成多晶硅薄膜202，参考图3。可以通过化学气相沉积的方法形成多晶硅薄膜202，具体地，可以通过LPCVD(低压化学气相沉积)的方法，在575°C _650°C分解硅烷(SiH4)在衬底200上淀积多晶硅薄膜202。参考图3，由于淀积工艺、多晶硅颗粒或其他原因，多晶硅薄膜202的表面不够平滑，在器件尺寸的不断缩小，尤其是进入30nm工艺时代以后，这种不平滑的多晶硅薄膜会影响后续的刻蚀图案化工艺，影响多晶硅栅极的形貌，进而影响器件的性能。在步骤S3，对所述多晶硅薄膜202进本文档来自技高网...

【技术保护点】
一种多晶硅栅极的制造方法，其特征在于，包括：提供衬底；在所述衬底上形成多晶硅薄膜；对所述多晶硅薄膜进行化学机械抛光；通过刻蚀工艺图案化所述多晶硅薄膜，以形成多晶硅栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：熊文娟，李俊峰，徐秋霞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：