本发明专利技术公开了一种HEMT，包括衬底、所述衬底上的缓冲层、所述缓冲层上的第一带隙材料层、所述第一带隙材料层上的第二带隙材料层、连接所述第一带隙材料层的源漏电极以及连接所述第二带隙材料层的栅电极，其特征在于：所述衬底为绝缘体衬底上的外延硅层，其中所述外延硅层生长在埋入衬底中的局部非晶态介质材料上。依照本发明专利技术的HEMT及其制造方法，由于器件形成在超薄的局部SOI衬底上，即便施加较高的源漏电压也难以在超薄的外延硅层中沿水平方向形成横向击穿，而在垂直方向由于非晶态的埋入绝缘层的阻断，纵向击穿也难以发生，因此依照本发明专利技术的HEMT可大幅提高器件的击穿电压，从而提高器件的可靠性。
【技术实现步骤摘要】
本专利技术涉及一种具有高击穿电压的高电子迁移率晶体管(HEMT)及其制造方法，特别是涉及一种具有高击穿电压的硅衬底上AlGaN/GaN HEMT及其制造方法。
技术介绍
为了实现导电，半导体中掺有能释放出可移动电子(或空穴)的杂质。但是，这些电子首先会与用于产生这些电子的杂质(掺杂剂)碰撞从而减速，一般称为电离杂质散射现象。与通常的金属氧化物场效应晶体管(MOSFET)将掺杂区作为沟道区不同，高电子迁移率晶体管(HEMT)是一种将两种不同带隙材料之间的结(也即异质结)作为沟道区的场效应晶体管。HEMTs使用高掺杂宽带隙的n型施主层(或称控制层，本专利技术中一般为AlGaN)以及没有掺杂剂杂质的非掺杂窄带隙沟道层(本专利技术中一般为GaN)之间的异质结来产生高迁移率的电子，从而避免这种电离杂质散射的现象。 近些年来，由于其大功率性能，氮化镓(GaN)基HEMTs广受关注。图I所示为一种典型的GaN基HEMT，其中在衬底I上形成缓冲层2，在缓冲层2上形成薄的非掺杂GaN层3，在GaN层3上形成薄的掺杂AlGaN层4，AlGaN层4中形成有源漏电极5与GaN层3接触，AlGaN层4上形成有栅极6。由不同带隙材料产生的异质结在GaN侧上的导带中构成量子阱(能带图上反映为陡峭的峡谷)，由于GaN层未掺杂，电子在量子阱中能快速移动而不会碰撞任何杂质，且由于势垒限制电子无法逃离量子阱。因此在薄n型AlGaN层4中产生的电子将完全落入GaN层3中，从而形成耗尽的AlGaN层7。这种效应将产生非常薄的具有非常高浓度的高速导电电子层(图中虚线点填充区域所示)，使得沟道区电阻非常低(或换言 之，高电子迁移率)。这种电子层称为二维电子气。对于所有其他类型的FETs而言，施加至栅极6的电压将改变该电子层的导电性。GaN基的HEMT利用异质结(GaN层3/AlGaN层4的界面层)内具有高迁移率的2维电子气作为晶体管沟道载流子，同时利用GaN的宽禁带所带来的优异的绝缘性质制造高压大功率器件。通常，用于形成异质结的两种不同材料必须具有相同的晶格常数(也即原子之间的间隙、空间或距离)。违反这一规律的HEMT称作pHEMT或伪HEMT。这是通过使用极其薄的一种材料层来实现的，这种材料层极其薄以至于其晶格完全拉伸以适应另一种材料。这种技术允许晶体管的结构具有尽可能更大的带隙差，使其性能更佳。因此，图I所示的HEMT中AlGaN层4和/或GaN层3尽可能的薄，以便提高其器件性能。在图I所示晶体管的栅极6不加电压的状态(关断状态)下，源和漏电极5之间可以承受很高的电压。HEMT的衬底I可以使用单晶GaN、SiC、蓝宝石(单晶氧化铝)和单晶硅衬底。其中，使用硅衬底的HEMT具有最大的优越性，因为硅衬底成本只有氧化铝的1/5，GaN单晶衬底的1/100。同时，商业化的闻品质娃衬底的货源从2英寸到12英寸都有。更为重要的是采用硅衬底可以将HEMT与硅基的集成电路技术结合，实现HENT功率器件与控制电路的集成。采用硅基的HEMT可能带来的一个问题是硅衬底的击穿电压问题。由于硅的禁带宽度相对于GaN要窄很多。特别是在硅中含有杂质时，它的击穿电压相对要小很多。在图I所示的器件结构中，GaN的横向耐击穿厚度是源和漏之间的距离(图I中距离b)，而由于硅的耐压性能相对于AlGaN小很多，纵向耐击穿厚度为GaN与缓冲层的厚度之和(图I中距离a)。由于工艺上的原因，很难获得厚的性能良好的GaN层。因此，目前HEMT的高压击穿总是发生在硅衬底内，即同时击穿源和漏下的GaN，缓冲层和源漏之间的硅衬底，形成如图I箭头所示的电流通道，导致器件破坏。总而言之，当前的硅衬底上HEMT耐压性能差，容易发生击穿，造成器件损坏。
技术实现思路
因此，本专利技术的目的在于提供一种能有效提高HEMT耐压性能的具有高击穿电压的硅衬底上AlGaN/GaN HEMT及其制造方法。 本专利技术提供了一种HEMT，包括衬底、所述衬底上的缓冲层、所述缓冲层上的第一带隙材料层、所述第一带隙材料层上的第二带隙材料层、连接所述第一带隙材料层的源漏电极以及连接所述第二带隙材料层的栅电极，其特征在于所述衬底为绝缘体衬底上的外延硅层，其中所述外延硅层生长在埋入衬底中的局部非晶态介质材料上。其中，所述外延娃层厚度从3nm至I Ii m。权利要求I的HEMT,其中，所述非晶态介质材料包括宽带隙介质材料。其中，所述宽带隙介质材料包括二氧化硅、氧化铝。其中，所述非晶态介质材料位于所述源漏电极下方且不连续。本专利技术还提供了一种HEMT制造方法，包括步骤A，在衬底中形成埋入的局部非晶态介质材料；步骤B，以所述非晶态介质材料为掩模，沿所述衬底表面选择性外延生长，形成外延硅层；步骤C，在所述外延硅层上依次形成缓冲层、第一带隙材料层和第二带隙材料层；以及步骤D，形成连接所述第一带隙材料层的源漏电极以及连接所述第二带隙材料层的栅电极。其中，所述步骤A包括，在所述衬底中对应于所述源漏电极区域形成沟槽，向所述沟槽填充所述非晶态介质材料。其中，形成所述沟槽的方法包括光刻/刻蚀。其中，填充所述非晶态介质材料的方法包括PVD、CVD、ALD。其中，在所述步骤A之后以及所述步骤B之前，还包括平坦化步骤。中，所述步骤A包括，采用热氧化法形成所述非晶态介质材料。其中，在所述衬底上形成硬掩模，在含氧环境下高温退火以在未被硬掩模覆盖的暴露的所述衬底上氧化形成所述非晶态介质材料。其中，所述步骤A包括，采用氧离子注入法形成所述非晶态介质材料。其中，在所述衬底上形成掩模，进行氧离子注入，在未被掩模覆盖的暴露的所述衬底中形成所述非晶态介质材料。其中，所述掩模为光刻胶或硬掩模。其中，所述硬掩模为氮化硅。所述外延娃层厚度从3nm至I ii m。其中,所述非晶态介质材料包括宽带隙介质材料。其中，所述宽带隙介质材料包括二氧化硅、氧化铝。其中，所述非晶态介质材料位于所述源漏电极下方且不连续。依照本专利技术的HEMT及其制造方法，由于器件形成在超薄的局部SOI衬底上，即便施加较高的源漏电压也难以在超薄的外延硅层中沿水平方向形成横向击穿，而在垂直方向由于非晶态的埋入绝缘层的阻断，纵向击穿也难以发生，因此依照本专利技术的HEMT可大幅提高器件的击穿电压，从而提高器件的可靠性。本专利技术所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本专利技术的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。附图说明以下参照附图来详细说明本专利技术的技术方案，其中图I显示了现有技术的硅衬底上HEMT的剖面示意图；图2a_2d显示了依照本专利技术一个实施例的具有高击穿电压的硅衬底上HEMT的制造方法各步骤的剖面示意图；图3显示了依照本专利技术一个实施例的具有高击穿电压的硅衬底上HEMT的制造方 法各步骤的剖面示意图；图4a_4d显示了依照本专利技术其他实施例的具有高击穿电压的硅衬底上HEMT的最终结构的剖面示意图；以及图5显示了依照本专利技术其他实施例的具有高击穿电压的硅衬底上HEMT的最终结构的剖面示意图。具体实施例方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了具有高击穿电压的硅衬底上HEMT及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请本文档来自技高网...
【技术保护点】
一种HEMT，包括衬底、所述衬底上的缓冲层、所述缓冲层上的第一带隙材料层、所述第一带隙材料层上的第二带隙材料层、连接所述第一带隙材料层的源漏电极以及连接所述第二带隙材料层的栅电极，其特征在于：所述衬底为绝缘体衬底上的外延硅层，其中所述外延硅层生长在埋入衬底中的局部非晶态介质材料上。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵超，罗军，陈大鹏，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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