时间差数字转换级及具备它的时间差数字转换器制造技术

技术编号:7938239 阅读:686 留言:0更新日期:2012-11-01 19:42
本发明专利技术提供一种时间差数字转换级及具备它的时间差数字转换器。时间差数字转换电路(11)根据所输入的第1及第2信号的相位差来输出表示-(2n-1-1)~+(2n-1-1)的整数值的n比特的数字信号。时间差放大电路(13)输出将第1及第2信号的相位差放大为2n-1倍之后的两个信号。延迟调整电路(14)输出对从时间差放大电路(13)输出的两个信号附加了与数字信号相应的相位差之后的两个信号。输出检测电路(15)检测到从延迟调整电路(14)输出了两个信号后输出检测信号。存储电路(12)与检测信号同步地锁存数字信号。通过将具备了上述各要素的时间差数字转换级(10)进行多级连接,从而构成了流水线型时间差数字转换器。因而,可以实现小型且高分辨率的时间差数字转换器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及将信号相位差转换为数字值的时间差数字转换器。
技术介绍
近年来,随着数字相位同步电路的发展,对时间方向的模拟信息进行数字化的时间差数字转换器的开发逐渐盛行。典型的时间差数字转换器为向多个反相器电路串联连接而成的反相器链输入第I信号,与第2信号同步地锁存各反相器电路的输出来检测反相器链的状态变化点,由此使第I及第2信号的相位差数字化。然而,通过该构成,无法获得反相器电路的延迟时间以下的分辨率。因此,用时间差放大电路将各反相器电路的输出与第2信号之间的相位差放大,进而用另一个时间差数字转换器将此输出的相位差进行数字化,由此实现了各反相器电路的延迟时间以下的分辨率(例如,参照非专利文献I)。 另外,作为时间差放大电路的例子公知下述电路准备由多个可变延迟单元构成的两条链,使这两条链交叉耦合,成为用一条链中的各可变延迟单元的输出来控制另一条链中的各可变延迟单元的增益(例如,参照非专利文献2)。现有技术文献非专利文献非专利文献I :M. Lee, A. A. Abidi, " A 9b, I. 25ps Resolution Coarse-FineTime-to-Digital Converter in 90nm CMOS that Amplifies a Time Residue" , 2007Symposium on VLSI Circuits Digest of Technical Papers, PP.168-169, June 2007非专利文献2 :T. Nakura, S. Mandai, M. Ikeda, K. Asada, " Time DifferenceAmplifier using Closed-Loop Gain Control " , 2009 Symposium onVLSI CircuitsDigest of Technical Papers, pp. 208-209,June 2009
技术实现思路
专利技术要解决的技术问题在现有的高分辨率的时间差数字转换器中,在各反相器电路的输出必须设置时间差放大电路和时间差数字转换器,从而会导致整体的电路规模及消耗电力变大。鉴于该问题,本专利技术所要解决的技术问题是实现小型且高分辨率的时间差数字转换器。用于解决该技术问题所采用的技术方案为了解决上述技术问题,本专利技术采用下述的技术方案。即,作为时间差数字转换级而具备时间差数字转换电路,根据所输入的第I及第2信号的相位差来输出表示-Olri-I) +Olri-I)的整数值的η比特的数字信号;时间差放大电路,输入所述第I及第2信号,并输出将这些信号的相位差放大为2114倍之后的两个信号;延迟调整电路,输入从所述时间差放大电路输出的所述两个信号,并输出对这些信号附加了与所述数字信号相应的相位差之后的两个信号;输出检测电路,检测到从所述延迟调整电路输出了所述两个信号后输出检测信号;和存储电路,与所述检测信号同步地锁存所述数字信号。或者,作为时间差数字转换级而具备时间差数字转换电路,输出与所输入的第I及第2信号的相位的超前滞后相应的I比特的数字信号;时间差放大电路,输入所述第I及第2信号,并输出将这些信号的相位差放大为不超过2倍的m倍之后的两个信号;延迟调整电路,输入从所述时间差放大电路输出的所述两个信号,并输出对这些信号附加了与所述数字信号相应的相位差之后的两个信号;输出检测电路,检测到从所述延迟调整电路输出了所述两个信号后输出检测信号;和存储电路,与所述检测信号同步地锁存所述数字信号。这些时间差数字转换级将由输入信号的相位差表示的模拟时间信息转换为数字值,将从输入信号的相位差中减去相当于该数字值的时间差之后的模拟时间信息表示为相位差的两个信号输出,通过将这些时间差数字转换级进行多级连接,从而能够构成小型且高分辨率的流水线型、循环型的时间差数字转换器。专利技术效果 根据本专利技术,能够以更小的电路规模来实现高分辨率的时间差数字转换器。 附图说明图I是本专利技术的一实施方式涉及的时间差数字转换级的构成图。图2是表示I. 5比特级中的时间差数字转换电路的一构成例的图。图3是表示时间差放大电路的一构成例的图。图4是用于说明时间差放大电路的动作原理的图。图5是表示用单一的晶体管构成了反相器电路的情况下的时间差放大电路的构成例的图。图6是表示施以低消耗电力化及高速初始化的改良之后的时间差放大电路的一构成例的图。图7是表示输出信号冲突用的反逻辑的反相器电路的构成例的图。图8是表示信号传播用的反相器电路的构成例的图。图9是表示I. 5比特级中的延迟调整电路的一构成例的图。图10是表示I.5比特时间差数字转换级的输入输出特性与转换数字值之间关系的曲线图。图11是表示输出检测电路的一构成例的图。图12是表示2. 5比特级中的时间差数字转换电路的一构成例的图。图13是表示2. 5比特级中的延迟调整电路的一构成例的图。图14是表示2.5比特时间差数字转换级的输入输出特性与转换数字值之间关系的曲线图。图15是表示I比特级中的延迟调整电路的一构成例的图。图16是表示I比特级中的延迟调整电路的另一构成例的图。图17是表示I比特时间差数字转换级的输入输出特性与转换数字值之间关系的曲线图。图18是表示波形整形电路的一构成例的图。图19是本专利技术的一实施方式涉及的流水线型时间差数字转换器的构成图。图20是表示I. 5比特级中的存储电路的一构成例的图。图21是变形例涉及的流水线型时间差数字转换器的构成图。图22是本专利技术的一实施方式涉及的循环型时间差数字转换器的构成图。图23是变形例涉及的循环型时间差数字转换器的构成图。具体实施例方式(时间差数字转换级的实施方式)图I表示本专利技术的一实施方式涉及的时间差数字转换级(Digital timedifference conversion stage)的构成。本实施方式涉及的时间差数字转换级10将与所输入的信号φ1、φ2的相位差相应的数字值进行输出,并且将φ1、φ2的相位差进行放大而生成信号φΓ、φ2’,进而根据该数字值来调整φΓ、φ2’的相位差,然后输出信号φ 、φ2”。时间差数字转换级10例如能够作为后述的流水线型及循环型的时间差数字转换器中的各 级进行应用。《I. 5比特级的例子》下面,说明时间差数字转换级10的分辨率为I. 5比特的情况。时间差数字转换电路11根据所输入的φ1、φ2的相位差来输出表示“-1”、“0”、“+1”之中的其中一个的2比特的数字信号D。存储电路12与后述的检测信号R同步地锁存该数字信号D。图2表示I. 5比特级中的时间差数字转换电路11的一构成例。延迟电路111、112将能由时间差数字转换级10转换的最大时间差设为±τ,使所输入的φ 、φ2以延迟量Τ/4分别进行输出。相位比较电路113检测延迟电路112的输出与φ 之间的相位的超前滞后,并输出作为D的高位比特的D。相位比较电路114检测延迟电路111的输出与φ2之间的相位的超前滞后,并输出作为D的低位比特的D。另外,相位比较电路113、114均通过R来初始化。相位比较电路113、114均能够由带复位的RS触发器等构成。通过该构成,时间差数字转换电路11判儿φΙ φ2的相位差 Θ 处于-T < θ < -Τ/本文档来自技高网
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员:道正志郎三木拓司
申请(专利权)人:松下电器产业株式会社
类型:发明
国别省市:

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