本发明专利技术提供能够准确地复制电流的复制电路，其特征在于具备：第一导电类型的第一晶体管(MP10)；第一电流路径，串联连接有第一导电类型的第二晶体管(MP12)和第二导电类型的第三晶体管(MN11)；第二电流路径，串联连接有以流过与流过第一晶体管的电流相当的电流的方式构成的第一导电类型的第四晶体管(MP11)和以流过与流过第三晶体管的电流相当的电流的方式构成的第二导电类型的第五晶体管(MN10)；以流过与流过第三晶体管的电流相当的电流的方式构成的第二导电类型的第六晶体管(MP12)；第一控制单元(AMP10)，控制第一晶体管的栅极电压以便向第一晶体管的漏极提供参考电压；第二控制单元(AMP11)，控制第二晶体管的栅极电压以便向第四晶体管的漏极提供参考电压。
【技术实现步骤摘要】
本专利技术涉及复制电路、高电压检测电路、高电压调节电路以及非易失性半导体存储器。特别涉及通过使与流过某个晶体管的参考电流相同的电流流过另一个晶体管来复制参考电流的复制检测电路以及使用它的高电压检测电路。
技术介绍
非易失性存储器等半导体存储装置具备电荷泵电路，所述电荷泵电路通过将电源电压VCC升压来生成为了在数据的写入和删除动作中使用的比所述电源电压VCC更高的电压VP。在所述电荷泵中执行这样的动作检测输出的高电压，在比规定电压高的情况下停 止电荷泵的动作、而在比规定电压低的情况下开始电荷泵的动作，来执行负反馈控制，据此将输出的高电压控制在目标电压。图8表示在电荷泵的动作控制所使用的高电压检测电路中的复制检测电路部分的例子。PMOS晶体管MPO和参考电阻器Rref串联连接在电源电压VCC与接地电压VSS之间。差动放大器AMPO的反相输入端子被提供了参考电压VREF，同相输入端子连接于PMOS晶体管MPO与参考电阻器Rref的连接点、即PMOS晶体管MPO的漏极。差动放大器AMPO的输出连接于PMOS晶体管MPO的栅极。PMOS晶体管MPl和NMOS晶体管MNO串联连接在电源电压VCC与接地电压VSS之间。PMOS晶体管MPl的栅极连接于PMOS晶体管MPO的栅极。PMOS晶体管MPl和PMOS晶体管MPO具有相同的尺寸(栅极长度以及栅极宽度)。NMOS晶体管MNO的栅极连接于PMOS晶体管MPl与NMOS晶体管MNO的连接点、即NMOS晶体管NMO的漏极。检测用的电阻元件(具有将参考电阻器Rref串联n个的电阻值。n可以不是整数)和NMOS晶体管丽I串联连接在高电压端子VP与接地电压VSS之间。NMOS晶体管的MNl的栅极连接于NMOS晶体管MNO的栅极。NMOS晶体管MNl和NMOS晶体管MNO具有相同的尺寸(栅极长度以及栅极宽度)。从检测用的电阻元件与NMOS晶体管MNl的连接点引出检测端子VDIV。所述电路的动作如下。流过PMOS晶体管MPO和参考电阻器Rref的参考电流Iref通过差动放大器AMPO的负反馈控制，被控制成使得VREF = IrefXRref的关系成立。由于PMOS晶体管MPl和PMOS晶体管MPO的栅极共用，并且二者尺寸相同，所以在包括PMOS晶体管MPl和NMOS晶体管MNO的电流路径中流过接近于Iref的电流。由于NMOS晶体管丽I与NMOS晶体管MNO的栅极共用，并且二者尺寸相同，所以在包括检测用的电阻元件和NMOS晶体管丽I的电流路径中流过接近于Iref的电流。据此，进行电流的复制。其结果，VDIV的电压变成接近于VDIV = VP-nXIrefXRref = VP-nXVREF的电压。VP的变化量A VP和VDIV的变化量AVDIV大致一致，与单纯的电阻分压相比，可以进行比较高精度的检测。但是，图8所示的电路存在以下的问题。如图9所示，在Iref变换电路50的电流路径中流过Iref I，它是与IrefO接近的电流，但不完全一致。这是因为，参考电阻器Rref和NMOS晶体管MNO (栅极与漏极连接，即二极管式连接)在电流/电压特性方面不同，所以PMOS晶体管MPO和PMOS晶体管MPl的源极电压以及栅极电压相同，而漏极电压不同。同样，在NMOS晶体管MNl中流过Iref2，它是与在NMOS晶体管MNO中流过的Irefl接近的电流，但不完全一致。这是因为，NMOS晶体管MNO和NMOS晶体管MNl的源极电压以及栅极电压相同，而漏极电压不同。电流IrefO、Iref I以及Iref2全都具有不同的大小，它们不完全一致，其结果，在VP的变化量AVP和VDIV的变化量AVDIV方面会产生误差。作为现有技术，有日本特开2000-19200号公报。在非易失性存储器等半导体装置中，使用了将电源电压VCC升压并生成更高的电压VP的电荷泵电路。图14(a)是现有的电荷泵电路的电路图。在被提供了电源电压VCC和升压电压VP的节点之间串联连接有由NMOS构成的晶体管T01、Til、T21、T31以及T41 (作为例子虽然表示了串联连接了五个晶体管的例子，但也可以根据升压电压的值来串联连接更多级的晶体管)。将晶体管1'01与1'11之间、1'11与丁21之间、121与丁31之间、以及131与141之间的各个节点分别记为CPDl、CPD2、CPD3、以及CPD4。将晶体管TOl、Til、T21、T31以及T41的各个栅极的各个节点记为CPGO、CPG1、CPG2、CPG3、以及CPG4。由NMOS构成的晶体管T02连接在VCC与CPGO之间，其栅极与CPDl连接。由NMOS构成的晶体管T12连接在CPDl与CPGl之间，其栅极与CPD2连接。由NMOS构成的晶体管T22连接在CPD2与CPG2之间，其栅极与CPD3连接。由NMOS构成的晶体管T32连接在CPD3与CPG3之间，其栅极与CPD4连接。由NMOS构成的晶体管T42连接在CPD4与CPG4之间，其栅极与VP连接。在CPGO上连接电容器C00，该电容器的对置电极由驱动信号GCLK2驱动。在CPGl上连接电容器C12，该电容器的对置电极由驱动信号GCLKl驱动。在CPG2上连接电容器C22，该电容器的对置电极由驱动信号GCLK2驱动。在CPG3上连接电容器C32，该电容器的对置电极由驱动信号GCLKl驱动。在CPG4上连接电容器C42，该电容器的对置电极由驱动信号GCKL2驱动。在CPDl上连接电容器C11，该电容器的对置电极由驱动信号DCLKl驱动。在CPD2上连接电容器C21，该电容器的对置电极由驱动信号DCLK2驱动。在CPD3上连接电容器C31，该电容器的对置电极由驱动信号DCLKl驱动。在CPD4上连接电容器C41，该电容器的对置电极由驱动信号DCLK2驱动。图14(b)是表示驱动这种现有的电荷泵电路的驱动信号DCLKl、DCLK2、GCLKl、GCLK2的各个波形的图。以在DCLKl的正脉冲中包含GCLKl的正脉冲、在DCLK2的正脉冲中包含GCLK2的正脉冲的方式进行了波形整形。图15(a)是产生图14(b)的驱动信号DCLKl的时钟缓冲电路，图15(b)是产生驱动信号GCLKl的时钟缓冲电路，图15(c)是产生驱动信号DCLK2的时钟缓冲电路，图15(d)是产生驱动信号GCLK2的时钟缓冲电路。以图15(a)的时钟缓冲电路为例，该电路采用将反相器IN11、IN12、IN13、IN14连续地连接的结构。图中的数值(反相器INlI中的3. 2nm、1.6um)是构成反相器的PMOS晶体管和NMOS晶体管的栅极宽度(在反相器INll中，PMOS晶体管的栅极宽度是3. 2 ii m，NMOS晶体管的栅极宽度是I. 6 ii m)。以图15(b)的时钟缓冲电路为例，该电路也采用将反相器IN15、IN16、IN17、IN18连续地连接的结构。但是，构成反相器的晶体管的栅极宽度比图15(a)小，其结果，图15(a)的时钟缓冲电路比图15 (b)的时钟缓冲电路驱动能力高。图15(c)和图15(d)的各个时钟缓冲电路分别是与图15(a)和图15(b)相当的电路(反相器IN21、IN22、IN23以及IN24的连续连接电路和反本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.03.18 JP 2011-061513;2011.04.21 JP 2011-095061.一种复制电路，其特征在于具备 第一导电类型的第一晶体管； 第一电流路径，其中串联连接有第一导电类型的第二晶体管和第二导电类型的第三晶体管； 第二电流路径，其中串联连接有第一导电类型的第四晶体管和第二导电类型的第五晶体管，所述第四晶体管是以流过与在所述第一晶体管中流过的电流相当的电流的方式而构成的，所述第五晶体管是以流过与在所述第三晶体管中流过的电流相当的电流的方式而构成的； 第二导电类型的第六晶体管，所述第六晶体管是以流过与在所述第三晶体管中流过的电流相当的电流的方式构成的； 第一控制单元，所述第一控制单元以使所述第一晶体管的漏极电压与参考电压大致相等的方式控制所述第一晶体管的栅极电压；和 第二控制单元，所述第二控制单元以使所述第四晶体管的漏极电压与所述参考电压大致相等的方式控制所述第二晶体管的栅极电压。2.如权利要求I所述的复制电路，其特征在于 所述第一晶体管的栅极与所述第四晶体管的栅极共同地连接，以及所述第三晶体管的漏极和栅极、所述第五晶体管的栅极、以及所述第六晶体管的栅极共同地连接。3.如权利要求I所述的复制电路，其特征在于 所述第一控制单元是被供给了所述参考电压和所述第一晶体管的漏极电压、且输出与所述第一晶体管的栅极相连接的第一差动放大器，以及 所述第二控制单元是被供给了所述参考电压和所述第四晶体管的漏极电压、且输出与所述第二晶体管的栅极相连接的第二差动放大器。4.一种高电压检测电路，其特征在于，包含如权利要求I所述的复制电路， 其中，所述第一导电类型的第一晶体管与第一电阻器串联连接而构成参考电流路径，以及 所述第二导电类型的第六晶体管与第二电阻器串联连接在高电压端子与基准电压端子之间而构成第三电流路径。5.如权利要求4所述的高电压检测电路，其特征在于 所述第一晶体管的栅极与所述第四晶体管的栅极共同地连接，以及所述第三晶体管的漏极和栅极、所述第五晶体管的栅极、以及所述第六晶体管的栅极共同地连接。6.如权利要求4所述的高电压检测电路，其特征在于 所述第一控制单元是被供给了所述参考电压和所述第一晶体管的漏极电压、且输出与所述第一晶体管的栅极相连接的第一差动放大器，以及 所述第二控制单元是被供给了所述参考电压和所述第四晶体管的漏极电压、且输出与所述第二晶体管的栅极相连接的第二差动放大器。7.如权利要求4所述的高电压检测电路，其特征在于还具备比较电路，所述比较电路将所述参考电压与所述第六晶体管的漏极电压进行比较。8.一种高电压调节器电路，其特征在于具有利用如权利要求4至权利要求7的任意一项所述的高压检测电路的输出来控制动作、且其输出与所述高压端子相连接的电荷泵。9.一种非易失性半导体存储装置，其特征在于具备存储器单元阵列，所述存储器单元阵列具有利用如权利要求8所述的高电压调节器电路的输出电压来执行写入或擦除的多个存储器单元。10.一种电压变换电路，其特征在于具备 第一晶体管(Tll)，所述第一晶体管(Tll)与第一节点(CPDl)和第二节点(CPD2)相连接； 第一电容器(Cll)，所述第一电容器连接在所述第一节点与第三节点(DCLKl)之间；第二电容器(C12)，所述第二电容器连接在所述第一晶体管的栅极与第四节点(GCLKl)之间； 第一缓冲器，所述第一缓冲器响应于第一控制信号(DCLKlO)来驱动所述第三节点；和第二缓冲器，所述第二缓冲器响应于第二控制信号(GCLKlO)来驱动所述第三节点，其中，所述第一缓...
【专利技术属性】
技术研发人员：新林幸司，
申请(专利权)人：捷鼐讯有限公司，
类型：发明
国别省市：
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