本发明专利技术提出一种高压多栅极元件及其制造方法。该高压多栅极元件包含：具有第一导电型杂质掺杂的半导体鳍板；覆盖部分半导体鳍板侧壁的介电层；覆盖该介电层的栅极；形成于该半导体鳍板中或与该半导体鳍板耦接的漏极，其具有第二导电型杂质掺杂；形成于该半导体鳍板中或与该半导体鳍板耦接的源极，其具有第二导电型杂质掺杂，且源极与漏极位于栅极的不同侧；以及具有第二导电型杂质掺杂的漂移区或井区，形成于半导体鳍板中，分隔并耦接于该漏极与栅极之间。
【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
图1-3显示三种高压元件的剖面示意图。请参照图I，显示一种双扩散金属氧化半导体(double diffused metal oxide semiconductor, DMOS 兀件的剖面不意图，其结构如下。于P型硅基板11中形成绝缘结构12以定义第一元件区100，绝缘结构12例如为区域氧化(local oxidation of silicon, LOCOS)结构。于基板11上，形成N型井区17 ;于第 一兀件区100中，形成栅极13、源极14、漏极15、与本体区16。图2显不一种横向双扩散金属氧化半导体(lateral double diffused metal oxide semiconductor, LDM0S)兀件的剖面示意图，其结构如下。于P型硅基板11中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如为L0C0S结构。于基板11上，形成栅极13 ;于第一元件区100中，形成源极14 ;于第二元件区200中，形成漏极15 #型漂移区18形成于漏极15外围，以隔开源极14与漏极15。图3显示一种双扩散漏极金属氧化半导体(double diffuseddrain metal oxide semiconductor, DDDM0S)兀件的剖面不意图，其结构如下。于P型娃基板11中形成绝缘结构12以定义第一元件区100，绝缘结构12例如为L0C0S结构。于第一元件区100中，形成栅极13、源极14、漏极15、与N型漂移区18。以上三种高压元件，在栅极的控制上，也就是在导通与不导通的元件特性上，需要更好的设计来降低导通阻值并减小漏电流。有鉴于此，本专利技术即针对上述现有技术的不足，提出一种，可改善元件的特性，增加元件的应用范围。
技术实现思路
本专利技术目的在于克服现有技术的不足与缺陷，提出一种。为达上述目的，本专利技术提供了一种高压多栅极元件，包含一半导体鳍板，其具有第一导电型杂质掺杂；一介电层，覆盖部分该半导体鳍板侧壁；一栅极，覆盖该介电层；一漏极，形成于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂；一源极，形成于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂，且该源极与漏极位于该栅极的不同侧；以及一具有第二导电型杂质掺杂的漂移区或井区，形成于该半导体鳍板中，分隔并耦接于该漏极与栅极之间。就另一观点，本专利技术也提供了一种高压多栅极元件制造方法，包含形成一具有第一导电型杂质掺杂的半导体鳍板；形成一介电层，覆盖部分该半导体鳍板侧壁；形成一栅极，覆盖该介电层；形成一漏极于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂；形成一源极于该半导体鳍板中或与该半导体鳍板耦接，其具有第二导电型杂质掺杂，且该源极与漏极位于该栅极的不同侧；以及形成一具有第二导电型杂质掺杂的漂移区或井区于该半导体鳍板中，分隔并分别耦接该漏极与栅极。上述高压多栅极元件可为平面型或垂直型元件，亦即其源极与漏极可设置于同一平面或不同平面上。上述高压多栅极元件可为对称或非对称型元件；在对称型元件的情况下，该高压多栅极元件更包含一第二导电型漂移区，形成于该半导体鳍板中，分隔该源极与栅极。下面通过具体实施例详加说明，当更容易了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1-3显示三种高压元件的剖面示意图；图4A-4F，显示本专利技术的第一个实施例；图5A与5B显示本专利技术的第二个实施例；图6A与6B显示本专利技术的第三个实施例；图7A与7B显示本专利技术的第四个实施例；图8A与SB显示本专利技术的第五个实施例；图9A与9B显示本专利技术的第六个实施例；图IOA与IOB显示本专利技术的第七个实施例；图11显示本专利技术的第八个实施例。图中符号说明11基板12绝缘结构13栅极14源极15漏极16本体区17N型井区18漂移区21第一基板22半导体鳍板23栅极231介电层232,233 栅极板234,235 栅极板24 源极25 漏极 26 本体区27 第二导电型井区28 漂移区100 第一元件区200 第二元件区具体实施例方式本专利技术中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。请参阅图4A-4F,显示本专利技术的第一个实施例，图4A显示高压多栅极DMOS元件的立体示意图。图4B显示在图4A中，AA’剖线的剖视示意图。请同时参阅图4C-4F,显示高压多栅极DMOS元件的制造流程。如图4C所示，首先提供基板21，基板21例如为SOI (硅绝缘,Silicon On Insulator)基板或娃基板,并于基板21上形成半导体鳍板22,其具有第一导电型杂质掺杂，例如但不限于为P型杂质掺杂。图4D显示于半导体鳍板22中，掺杂第二导电型杂质，例如但不限于为N型杂质，而形成第二导电型井区27。接下来请参阅图4E。于基板21上，形成介电层231与栅极23，介电层231覆盖部分半导体鳍板22侧壁；而栅极23覆盖介电层231。接下来请参阅图4F，通过微影技术与栅极23的屏蔽，并以离子植入技术，将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体区26。再接下来通过微影技术与栅极23的屏蔽，并以离子植入技术，将第二导电型杂质，例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成源极24与漏极25。其中，第二导电型井区27分隔并分别耦接漏极25与栅极23，以于元件导通时于其中形成通道；本体区26用以分隔源极24与栅极23，并包覆源极24。如此，就制成了高压多栅极DMOS元件，其在元件特性上比图I所示的传统元件更佳。图5A与5B显示本专利技术的第二个实施例，图5A显示高压多栅极LDMOS元件的立体示意图。图5B显示在图5A中，BB’剖线的剖视示意图。与第一个实施例不同的是，半导体鳍板22中没有第二导电型井区27，也没有本体区26 ;而是在半导体鳍板22中，形成第二导电型漂移区28，分隔源极24与栅极23 ；以及绝缘结构29，部分或全部于栅极23包覆范围内。本实施例的高压多栅极LDMOS元件,其元件特性比图2所示的传统元件更佳。图6A与6B显示本专利技术的第三个实施例，本实施例与第二个实施例相似，但应用本专利技术于高压多栅极DDDMOS元件中。图6A显示高压多栅极DDDMOS元件的立体示意图。图6B显示在图6A中，CC’剖线的剖视示意图。与第二个实施例不同的是，半导体鳍板22中没有绝缘结构29，但与第二个实施例一样，都具有第二导电型漂移区28。图7A与7B显示本专利技术的第四个实施例，本实施例与第三个实施例相似，但应用本专利技术于对称高压多栅极DDDMOS元件中。图7A显示对称高压多栅极DDDMOS元件的立体示意图。图7B显示在图7A中，DD’剖线的剖视示意图。与第三个实施例不同的是，半导体鳍板22中多了一个第二导电型漂移区28，分隔并分别耦接源极24与栅极23。图8A与8B显示本专利技术的第五个实施例，本实施例与第三个实施例相似，但应用本专利技术于平面高压双栅极DDDMOS元件中。图8A显示平面高压双栅极DDDMOS元件的立体示 意图。图SB显示在图8A中，EE’剖线的剖视示意图。与第三个实施例不同的是，栅极23在半导体鳍板2本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：黄宗义，邱建维，
申请(专利权)人：立锜科技股份有限公司，
类型：发明
国别省市：
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