半导体元件制造技术

根据实施方式，半导体元件具备：半绝缘性基板，在表面选择性地设有第1第一导电型层；第1半导体层，设置在上述半绝缘性基板以及上述第1第一导电型层之上，包含无掺杂AlXGa1-XN(0≤X＜1)；以及第2半导体层，设置在上述第1半导体层上，包含无掺杂或第二导电型的AlYGa1-YN(0＜Y≤1，X＜Y)。该半导体元件具备：第1主电极，与上述第2半导体层连接；第2主电极，与上述第2半导体层连接；以及控制电极，设置在上述第1主电极与上述第2主电极之间的上述第2半导体层之上。上述第1第一导电型层设置在上述控制电极之下。

【技术实现步骤摘要】

本实施方式涉及半导体元件。
技术介绍
作为开关电源、变换器等的电路的元件，使用了宽禁带半导体的元件受到注目。其中，作为容易成为低导通电阻的元件，例如存在具有氮化铝镓(AlGaN)/氮化镓(GaN)异质结构的异质结场效应晶体管(HFET)。在HFET中，通过异质界面沟道的高移动度、通过压电极化而产生的高电子浓度，实现低导通电阻化。但是，若向HFET的栅极 漏极间施加高电压，则在栅极电极端部引起电场集中。通过该电场集中而被加速的电子跃入钝化膜或AlGaN层。结果，电子被捕集到钝化膜或AlGaN层。被捕集的电子即使HFET处于导通状态、栅极 漏极间的施加电压下降也不易被释放。通过电子的捕集，异质界面沟道被部分性地耗尽。结果，在HFET中，导通电阻有可能增加。这样的现象被称作电流崩塌现象。抑制电流崩塌现象，可有效地实现低导通电阻化。此外，若电子跃入钝化膜或AlGaN层，则钝化膜或AlGaN层中产生缺陷。由此，引起HFET特性变动的可靠性恶化。作为缓和栅极电极端部的电场的手段而具有场板(FP)结构。例如，使用导电性基板作为支承基板，通过将导电性基板与源极电极连接而形成基板FP电极。但是，在采用了基板FP电极的情况下，支承基板与漏极电极之间的半导体层也被施加高电压。因此，为了实现高耐压，需要加厚支承基板与漏极电极之间的半导体层的膜厚。因此，拉开支承基板与栅极电极间的空间距离，基板FP电极的屏蔽(shield)效果减弱。即，在HFET中，在栅极电极端部的电场增加的情况下，有可能得不到低导通电阻及高可靠性。
技术实现思路
本专利技术的实施方式提供一种具有低导通电阻及高可靠性的半导体元件。根据实施方式，半导体元件具备半绝缘性基板，在表面选择性地设有第I第一导电型层；第I半导体层，设置在上述半绝缘性基板以及上述第I第一导电型层之上，包含无掺杂AlxGagN (0 < X < I);以及第2半导体层，设置在上述第I半导体层上，包含无掺杂或第二导电型的AlYGai_YN(0 < Y < 1，X < Y)。该半导体元件具备 第I主电极，与上述第2半导体层连接；第2主电极，与上述第2半导体层连接；以及控制电极，设置在上述第I主电极与上述第2主电极之间的上述第2半导体层之上。上述第I第一导电型层设置在上述控制电极之下。根据本专利技术的实施方式，能够提供具有低导通电阻及高可靠性的半导体元件。附图说明图I是第I实施方式的半导体元件的主要部分示意图，图1(a)是主要部分截面示意图，图1(b)是主要部分俯视不意图。图2是参考例以及实施方式的半导体元件的主要部分截面示意图。 图3是第I实施方式的变形例的半导体元件的主要部分截面示意图。图4是第2实施方式的半导体元件的主要部分截面示意图。图5是第2实施方式的第I变形例的半导体元件的主要部分截面示意图。图6是第2实施方式的第2变形例的半导体元件的主要部分截面示意图。图7是第2实施方式的第3变形例的半导体元件的主要部分截面示意图。图8是第3实施方式的半导体元件的主要部分示意图，图8(a)是主要部分截面示意图，图8(b)是主要部分俯视不意图。图9是第3实施方式的变形例的半导体元件的主要部分俯视示意图。图10是第4实施方式的半导体元件的主要部分示意图，图10(a)是主要部分截面示意图，图10(b)是主要部分俯视示意图。图11是第5实施方式的半导体元件的主要部分示意图，图11 (a)是主要部分截面示意图，图11 (b)是主要部分俯视示意图。图11 (a)中示出了图11 (b)的X-X’截面。图12是第5实施方式的第I变形例的半导体元件的主要部分截面示意图。图13是第5实施方式的第2变形例的半导体元件的主要部分截面示意图。图14是第5实施方式的第3变形例的半导体元件的主要部分截面示意图。图15是第5实施方式的第4变形例的半导体元件的主要部分截面示意图。具体实施例方式以下，参照附图说明实施方式。在以下所示的图中，对相同的构成要素赋予了相同的符号。(第I实施方式)图I是第I实施方式的半导体元件的主要部分示意图，图I (a)是主要部分截面示意图，图I (b)是主要部分俯视示意图。图I (a)中示出了图I (b)的X-X’截面。半导体元件IA是HFET元件。在半导体元件IA中，在作为半绝缘性基板的支承基板10之上层叠有半导体层。各半导体层例如通过外延生长法形成。在半导体元件IA中，在支承基板10的表面，选择性地设有作为第I第一导电型层的P型层11。P型层11也可以称为P型埋入层或P型掺杂层。在支承基板10及p型层11之上，设有缓冲层12。在缓冲层12之上，设有作为第I半导体层的沟道层15。在沟道层15之上，设有作为第2半导体层的阻挡层16。阻挡层16与作为第I主电极的源极电极20连接。阻挡层16与作为第2主电极的漏极电极21连接。在源极电极20与漏极电极21之间的阻挡层16之上，设有作为控制电极的栅极电极30。P型层11设置在栅极电极30之下。p型层11的端lie没有位于漏极电极21的正下方。例如，在X-X’截面中，p型层11的漏极电极21侧的端Ile位于栅极电极30的漏极电极21侧的端30e的正下方。栅极电极30与阻挡层16形成肖特基结。p型层11经由接触层40与源极电极20电连接。源极电极20与接触层40不需要是各自独立的部件，可以将接触层40包含于源极电极20,作为一个主电极。在以下所不的实施方式中也相同。源极电极20及漏极电极21的形状在半导体元件IA的平面中是长条状。栅极电极30的形状在半导体元件IA的平面中是长条状。栅极电极30沿着与源极电极20及漏极电极21相同的方向延伸。支承基板10是半绝缘性基板。支承基板10的材质例如包含碳化硅(SiC)。缓冲层12的材质例如包含氮化铝(AlN)。沟道层15的材质例如包含无掺杂的氮化铝镓(AlxGa1J(0彡X < I))。 阻挡层16的材质例如包含无掺杂或n形的氮化铝镓(AlYGai_YN(0 < Y彡1，X< Y))。p型层11的材质例如包含p型的碳化硅(SiC)。p型层11例如通过向支承基板10的注入离子来形成。P型层11的杂质浓度例如是IX IO16(atoms/cm3)以上。也可以代替P型层11而在P型层部分配置金属层、或不产生电子漏泄的程度的n形层。使缓冲层12生长时的基底(即，支承基板10或p型层11)需要高平坦性及成分的均匀性。因此，在支承基板10中，将P型层11设置在支承基板10的内部，也可以在缓冲层12侧外露无掺杂的碳化硅层。P型层11的深度方向的位置例如通过对离子注入中的离子的加速能量进行控制来调整。接着，说明半导体元件IA的效果。在说明半导体元件IA的效果之前，对参考例的半导体元件100的动作进行说明。图2是参考例以及实施方式的半导体元件的主要部分截面示意图。图2(a)中示出了参考例的半导体元件的主要部分截面，图2(b)中示出了实施方式的半导体元件的主要部分截面。图2 (a)所示的半导体元件100中没有设置p型层11以及接触层40。若在半导体元件100的源极电极20与漏极电极21之间施加高电压，则在栅极电极30与漏极电极21之间也产生高电场。由此，在栅极电极30的端部，电场集中。例如，本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：斋藤涉，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：