带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管制造技术

技术编号:7629209 阅读:225 留言:0更新日期:2012-08-01 23:43
一种形成在具有衬底顶面的半导体衬底上的半导体器件,包含:一个从衬底顶面延伸到半导体衬底中的栅极沟槽;一个在栅极沟槽中的栅极电极;一个沉积在栅极电极上方的电介质材料;一个在栅极沟槽附近的本体区;一个嵌在本体区中的源极区,至少一部分源极区延伸到电介质材料上方;一个接触沟槽,使源极区和本体区之间能进行电气等接触;以及一个沉积在至少一部分栅极沟槽开口、至少一部分源极区以及至少一部分接触沟槽上方的金属层。

【技术实现步骤摘要】

本专利技术涉及ー种带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管
技术介绍
当今的许多电子电路设计对于开关性能以及导通状态电阻等器件性能參数,具有严格的要求。功率MOS器件就经常用于这种电路。屏蔽栅极沟槽金属氧化物半导体场效应晶体管(MOSFET)是ー种功率MOS器件,具有良好的高频开关性能以及很低的导通状态电阻。屏蔽栅极MOSFET现有的制备技术非常复杂而且昂贵,在处理过程中通常需要使用六个或六个以上的掩膜。现有的技术也有很高的不良率。制成的器件通常具有很高的接触电阻,暂态特性极不稳定。
技术实现思路
本申请是于2009年8月14日存档的题为《屏蔽栅极沟槽MOSFET器件及其制备》,共同待决的美国专利申请号12/583,192的部分连续申请案,特此引用,以作參考。本专利技术提供了一种带有增强型源扱-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管,适用于较大的源扱-金属接触区以及较低的接触电阻,更加可靠,具有更稳定的瞬态响应。为实现上述目的,本专利技术提供了ー种形成在具有衬底顶面的半导体衬底上的半导体器件,其特点是,其包含—个从衬底顶面延伸到半导体衬底中的栅极沟槽;—个在栅极沟槽中的栅极电极;ー个沉积在栅极电极上方的栅极顶部电介质材料;一个在栅极沟槽附近的本体区;一个嵌在本体区中的源极区,至少一部分源极区延伸到栅极顶部电介质材料上方;ー个使源极区和本体区之间接触的接触沟槽;以及,一个沉积在至少一部分栅极沟槽开ロ、至少一部分源极区以及至少一部分接触沟槽上方的金属层。其中金属层覆盖了栅极电极上方的栅极顶部电介质材料,并且接触栅极顶部电介质材料对面的源极区的侧壁。其还包含ー个形成在栅极沟槽内的屏蔽电极,其中栅极电极和屏蔽电极被电极间电介质材料分开。其中源极区具有ー个基本垂直的表面,至少一部分基本垂直的表面与金属层直接接触。其中栅极沟槽具有一个至少部分弯曲的沟槽侧壁。其中源极区至少一部分的表面符合沟槽侧壁的弯曲部分。其中金属层在多个边缘上与源极区相接触。 其中在接触沟槽对面的源极区的一个边缘上,以及栅极顶部电介质材料对面的源极区的一个边缘上,金属层与源极区相接触。其中栅极顶部电介质材料的顶面,在源极区的顶部下方凹陷。其中用导电插头至少部分填充接触沟槽。一种用于制备半导体器件的方法,其特点是,该方法包含制备ー个栅极沟槽;在栅极沟槽内制备ー个栅极电极;在栅极电极顶部上方制备ー个栅极顶部电介质材料;制备ー个本体区和一个源极区;制备ー个接触沟槽;回刻栅极顶部电介质材料,使至少一部分的源极区延伸到栅极顶部电介质材料上方;在至少一部分栅极沟槽开ロ、至少一部分源极区以及至少一部分接触沟槽的上方沉积ー个金属层。该方法还包含在制备栅极电极之前,先在栅极沟槽中制备ー个屏蔽电极。 该方法还包含在屏蔽电极和栅极电极之间,制备ー个电极间电介质。其中回刻栅极顶部电介质材料,并沉积金属层,使金属层覆盖栅极电极上方的栅极顶部电介质材料,并且接触栅极顶部电介质材料对面的源极区的ー个侧壁。其中栅极顶部电介质材料在衬底顶面下方凹陷。其中源极区具有ー个基本垂直的表面,至少一部分基本垂直的表面与金属层直接接触。其中栅极沟槽具有一个至少部分弯曲的沟槽侧壁。其中源极区至少一部分的表面符合沟槽侧壁的弯曲部分。其中金属层在多个边缘上与源极区相接触。其中在接触沟槽对面的源极区的一个边缘上,以及栅极顶部电介质材料对面的源极区的一个边缘上,金属层与源极区相接触。该方法还包含至少部分在接触沟槽内,沉积ー个导电插头。其中金属层构成一个至少部分在接触沟槽内的导电插头。本专利技术带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管和现有技术相比,其优点在于,本专利技术适用于较大的源扱-金属接触区以及较低的接触电阻,更加可靠,具有更稳定的瞬态响应。附图说明以下详细说明及其附图阐述了本专利技术的各种实施例。图I所示的流程图表示屏蔽栅极MOSFET制备エ艺的实施例。图2-26C所示的进程图表示器件制备エ艺的实施例。具体实施例方式本专利技术可以各种不同的方式实现,包含エ艺;装置;系统;物质成分。在一些实施例中,本专利技术可以通过嵌在可读的存储介质和/或处理器中的计算机程序来控制,例如配置处理器,以执行存储在和/或耦合到处理器上的内存中的命令。在本说明中,这些工具,或本专利技术可以采用的其他任何形式,都称为技木。一般来说,所属エ艺步骤的顺序可以在本专利技术的范围内变动。除非特别声明,否则上述用于执行任务的处理器或内存等元件,可以作为ー种通用元件,在某一时刻执行任务时临时配置,或者是作为一种专用元件,专为执行任务而制备。此处所用的名词“处理器”指的是ー个或多个器件、电路和/或用于处理数据(例如计算机程序指令)的处理内核。通过以下附图表示了本专利技术的原理,以及本专利技术的一个或多个实施例的详细说明。所述的本专利技术与这些实施例有夫,但本专利技术并不局限于任ー实施例。本专利技术的范围仅 由权利要求书所决定,并且本专利技术含有各种变化、修正和等效内容。在以下说明中所提到的各种具体细节,是为了全面理解本专利技术。这些细节只用于举例说明,无需某些或全部的具体细节,就可以依据权利要求书实施本专利技术。为清晰起见,关于本专利技术的
中已知的技术材料并没有详细说明,以免产生不必要的误解。提出了屏蔽栅极MOSFET器件和制备エ艺的实施例。制备エ艺利用氮化物垫片,采用自对准的接触系统。制成的屏蔽栅极MOSFET器件具有凹陷的栅极电介质,适用于较大的源扱-金属接触区以及较低的接触电阻。这种器件更加可靠,具有更稳定的瞬态响应。图I所示的流程图,表示屏蔽栅极MOSFET制备エ艺的实施例。在102处,ー个或多个栅极接触开ロ至少部分形成在半导体衬底上。在104处,氮化物垫片形成在栅极沟槽开ロ内部。可以刻蚀栅极沟槽,使其自对准到氮化物垫片。在后续的处理过程中,垫片防止衬底被刻蚀,形成自对准的接触沟槽。在106处,屏蔽电极和栅极电极形成在沟槽内。电介质材料填充了至少一部分的沟槽,并将屏蔽电极和栅极电极分开。屏蔽电极保护栅极电极不受高压的影响。在108处,在衬底中植入用于制备本体和源极区的掺杂物。在110处,以自对准的方式形成接触沟槽,无需任何额外的掩膜。在112处,导电插头沉积在接触沟槽内。在114处,回刻栅极沟槽中的电介质材料,使至少一部分的源极区延伸到电介质材料上方。在116处,金属层沉积在至少一部分栅极沟槽开ロ、至少一部分源极区以及至少一部分接触沟槽上方。金属层在源极和栅极金属中形成图案。在一些实施例中,源极金属可以含有一个顶部金属层以及ー个或多个接触沟槽插头,在多重边缘上与源极区接触,从而降低接触电阻,使器件更加可靠。图2-26所示的エ艺图,表示器件制备エ艺的实施例。在以下讨论中,举例说明用的是N型器件。也可以利用类似的エ艺制备P型器件。图2-5表示制备栅极沟槽的初始步骤。在图2中,利用N型衬底602作为器件的漏极。在本例中,N型衬底是ー种N+硅晶圆,N-外延层生长在晶圆表面上。在一些实施例中,外延层的掺杂浓度约为3E16-1E17掺杂物/cm3,厚度为2_4um,衬底电阻率为O. 5_3mohm*cm。硅氧化层604通过沉积或热氧化,形成在衬底上。氮化层606沉积在硅氧化层上方。在一些实施例中,硅氧化层的厚度约为500 1500人,氮本文档来自技高网
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【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员:陈军
申请(专利权)人:万国半导体股份有限公司
类型:发明
国别省市:

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