实施方式的半导体元件具备：第1导电型的第1半导体层、第1导电型的第2半导体层、第2导电型的第3半导体层、第1导电型的第4半导体层、第1控制电极、引出电极、第2控制电极、第3控制电极。上述第1控制电极与上述第2半导体层、上述第3半导体层以及上述第4半导体层隔着第1绝缘膜对置。上述引出电极与上述第1控制电极电连接，设置在上述第2半导体层之上。上述第2控制电极以及上述第3控制电极与上述引出电极电连接，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置。在上述引出电极下的上述第2半导体层的表面没有设置上述第3半导体层。上述第2控制电极的电阻比上述第3控制电极的电阻高。
【技术实现步骤摘要】
本专利技术的实施方式涉及半导体元件。
技术介绍
为了实现开关电源等电源电路的小型化，有效的方法是提闻开关频率，使电源电路内的电感、电容等无源元件变小。但是，如果提高开关频率，则MOSFET(MetalOxide Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)、IGBT (Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)等开关元件的开关损失增加，导致开关电源的电源效率降低。因此，对于开关电源等电源电路的小型化，在实现开关元件的高速化的同时使开关损失减少是不可或缺的。在被作为开关元件而使用的M0SFET、IGBT等MOS栅元件中，通过缩短栅极长度，降低栅极电容，实现了高速化。但是，如果减小栅极电容来进行高速化，则在布线所含有的寄生电感、与开关元件电容之间引起谐振。因此，导致在开关时从MOS栅元件产生高频噪声。作为解决该问题的例子，有一种在MOS栅元件的栅电极下设置p_型层的构造。根据这样的构造，施加高电压时的栅极/漏极间电容增加，漏极电压的时间性变化(dV/dt)变小。由此，开关噪声降低。但是，在栅电极下形成P—型层的制造工序复杂。因此，MOS栅元件的低成本化存在下限。
技术实现思路
本专利技术的实施方式提供一种难以产生噪声的半导体元件。实施方式的半导体元件具备第I导电型的第I半导体层、第I导电型的第2半导体层、第2导电型的第3半导体层、第I导电型的第4半导体层、第I控制电极、引出电极、第2控制电极、第3控制电极、第I主电极、第2主电极。上述第2半导体层设置在上述第I半导体层之上。上述第3半导体层选择性地设置在上述第2半导体层的表面。上述第4半导体层选择性地设置在上述第3半导体层的表面。上述第I控制电极与上述第2半导体层、上述第3半导体层以及上述第4半导体层隔着第I绝缘膜对置。上述引出电极与上述第I控制电极电连接，设置在与设置有上述第I控制电极的第I区域不同的第2区域的上述第2半导体层之上。上述第2控制电极以及上述第3控制电极与上述引出电极电连接，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置。上述第I主电极与上述第I半导体层连接。上述第2主电极与上述第3半导体层以及上述第4半导体层连接。在上述引出电极下的上述第2半导体层的表面没有设置上述第3半导体层，上述第2控制电极的至少一部分与第3控制电极的整体设置在上述弓I出电极下。上述第2控制电极的电阻比上述第3控制电极的电阻高。 根据本专利技术的实施方式，可以提供难以产生噪声的半导体元件。附图说明图I是对实施方式涉及的半导体元件的概要进行说明的图。图2是对参考例涉及的半导体元件进行说明的图，图2(a)是参考例涉及的半导体元件的主要部分剖视图，图2(b)是参考例涉及的半导体元件的等效电路图。图3是对实施方式涉及的半导体元件的效果进行说明的图，图3(a)是实施方式涉及的半导体元件的主要部分剖视图，图3(b)是实施方式涉及的半导体元件的等效电路图。图4是第I具体例涉及的半导体元件的主要部分俯视图。图5是第I具体例涉及的半导体元件的主要部分剖视图，图5(a)是图4的X_X’剖视图，图5(b)是图4的Y-Yi剖视图，图5(c)是图4的Z-Zi剖视图。图6是第I具体例的第I变形例涉及的半导体元件的主要部分俯视图。图7是第I具体例的第I变形例涉及的半导体元件的主要部分剖视图，图7(a)是图6的X-X’剖视图，图7(b)是图6的Y-Y'剖视图。图8是第I具体例的第2变形例涉及的半导体元件的主要部分俯视图。图9是第I具体例的第2变形例涉及的半导体元件的主要部分剖视图，图9 (a)是图8的X-X’剖视图，图9(b)是图8的Y-Y'剖视图。图10是第I具体例的第3变形例涉及的半导体元件的主要部分俯视图。图11是第I具体例的第3变形例涉及的半导体元件的主要部分剖视图，图11 (a)是图10的X-X’剖视图，图11 (b)是图10的Y-Y'剖视图。图12是第I具体例的第4变形例的半导体元件的主要部分剖视图。图13是第2具体例涉及的半导体元件的主要部分俯视图。图14是第2具体例涉及的半导体元件的主要部分剖视图，图14(a)是图13的X_X’剖视图，图14(b)是图13的Y-Yi剖视图，图14(c)是图13的Z-Zi剖视图。图15是第2具体例的第I变形例涉及的半导体元件的主要部分剖视图。图16是第2具体例的第2变形例涉及的半导体元件的主要部分俯视图。图17是第2具体例的第3变形例涉及的半导体元件的主要部分俯视图。图18是第3具体例涉及的半导体元件的主要部分剖视图。图19是第3具体例的第I变形例涉及的半导体元件的主要部分剖视图。图20是第3具体例的第2变形例涉及的半导体元件的主要部分剖视图。具体实施例方式下面参照附图，对实施方式进行说明。在实施方式中，对同一部件赋予同一附图标记，针对同一附图标记的部件适当省略其说明。(实施方式的概要)图I是对实施方式涉及的半导体元件的概要进行说明的图。图I中表示了实施方式涉及的半导体元件I的剖面。在半导体元件I中，图I所示的含有元件区域90以及栅极焊盘区域91的单元单位被周期性排列。可以设元件区域90为第I区域，设栅极焊盘区域91为第2区域。半导体元件I具备上下电极构造的M0SFET。在半导体元件I中，在作为第I半导体层的n+型漏极层10之上设置有作为第2半导体层的η型漂移层U。在半导体元件I的与元件中央部相当的元件区域90中，在η型漂移层11的表面选择性地设置有作为第3半导体层的P型基底(base)层12。在p型基底层12的表面，选择性地设置有作为第4半导体层的n+型源极层13。在元件区域90的最外周，在η型漂移层11的表面设置有P型层12a。在η型漂移层11、ρ型基底层12、η+型源极层13、以及ρ型层12a之上设置有作为第I绝缘膜的第I栅极绝缘膜30。而且，在与n+型漏极层10的主面大致平行的方向上，从n+型源极层13的一部分起经由与该一部分邻接的P型基底层12到η型漂移层11的一部分为止，设置有作为第I控制电极的第I栅电极31。第I栅极绝缘膜30设置在第I栅电极31、与η+型源极层13、ρ型基底层12以及η型漂移层11之间。即，第I栅电极31与η型漂移层11、ρ型基底层12以及η+型源极层13隔着第I栅极绝缘膜30对置。η+型漏极层10与作为第I主电极的漏电极60连接。η+型源极层13以及ρ型基底层12与接触层61连接。ρ型层12a与接触层62连接。接触层61、62与作为第2主电极的源电极63连接。S卩，源电极63经由接触层61、62与n+型源极层13以及ρ型基底层12电连接。在源电极63以及接触层61、62、与第I栅极绝缘膜30之间设置有第I栅极绝缘膜30。另外，在栅极焊盘区域91中，在η型漂移层11以及ρ型层12a之上设置有作为第2绝缘膜的第2栅极绝缘膜40。并且，在与n+型漏极层10的主面大致平行的方向上，设置有包含第2控制电极以及第3控制电极的栅电极41。如后所述，第2控制电极的至少一部分和第3控制电极的整体设置在栅极焊盘电极43下。栅电极41隔着第2栅极绝缘膜40设置在栅极焊盘电极43与η型漂移层11之间。栅电极41设置在栅极焊盘电极4本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：斋藤涉，小野升太郎，仲敏行，谷内俊治，渡边美穗，山下浩明，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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