本发明专利技术公开一种应变硅半导体结构，包含：第一晶体管和第二晶体管，分别设于基底上；第一晶体管包含：第一栅极结构和二第一源极/漏极，分别位于第一栅极结构两侧的基底中，其中各个第一源极/漏极和第一栅极结构之间分别定义有第一源极/漏极至栅极距离；第二晶体管包含：第二栅极结构和二第二源极/漏极，分别位于第二栅极结构两侧的基底中，其中各第二源极/漏极和该第二栅极结构之间分别定义有第二源极/漏极至栅极距离，第一源极/漏极至栅极距离小于第二源极/漏极至栅极距离。
【技术实现步骤摘要】
本专利技术涉及一种应变硅半导体结构，且特别是涉及一种可使得位于高密度区的晶体管的沟道应变值大于位于低密度区的晶体管的沟道应变值的半导体结构。
技术介绍
随着集成电路变得更小且更快，现今采用应变硅(strained-silicon)」技术，来增加载流子的移动率，以提升晶体管速度。为了增加载流子移动率，已知可形成一个应力的硅沟道，应力能增加电子团和空穴团的移动率，使得晶体管能透过应力沟道来增强效能，此技术可在栅极长度不变的情况下来改进晶体管速度效能，而不须增加电路制造或设计的复杂度。举例而言，目前形成应力的硅沟道的方法之一即结合选择性外延成长(SEG)技术，在基底形成晶格排列与基底相同的外延层，如硅锗(SiGe)层，并利用硅锗的晶格常数 (lattice constant)比硅大此特性，使外延硅锗层产生结构上的应变而形成应变硅，并带动沟道区部分的晶格发生改变以产生应力，进而改变能带结构(band structure) 0外延层的形成方法通常是先于栅极结构两侧的基底中形成凹槽，然后利用外延工艺形成硅锗层或是碳化硅层于凹槽中作为源/漏极。然而，由于集成电路上的元件配置可分为低密度区和高密度区，在形成外延层所需的凹槽时，利用同一步骤蚀刻基底形成，因此造成低密度区和高密度区内的凹槽大小会不相同，而且凹槽大小不固定，之后于凹槽中形成外延层之后，会使得在低密度区和高密度区内的栅极下方的沟道的应变值不一致，因而造成低密度区和高密度区内的元件表现难以控制。
技术实现思路
有鉴于此，本专利技术提供一种应变硅半导体结构，其可以有效控制低密度区和高密度区内的栅极下方的沟道的应变值。根据本专利技术的优选实施例，一种应变硅半导体结构，包含基底具有上表面，第一晶体管设于基底，第一晶体管包含第一栅极结构设于上表面，二第一源极/漏极分别位于第一栅极结构两侧的基底中，其中各个第一源极/漏极和第一栅极结构之间分别定义有第一源极/漏极至栅极距离，并且各个第一源极/漏极具有应力以及第一沟道位于第一栅极结构下方的基底中，第二晶体管设于基底，第二晶体管包含第二栅极结构设于上表面，二第二源极/漏极分别位于第二栅极结构两侧的基底中，其中各个第二源极/漏极和第二栅极结构之间分别定义有第二源极/漏极至栅极距离，并且各个第二源极/漏极具有应力，第一源极/漏极至栅极距离小于第二源极/漏极至栅极距离以及第二沟道位于第二栅极结构下方的基底中，第一沟道的应变值大于第二沟道的应变值。根据本专利技术的另一优选实施例，一种应变硅半导体结构包含基底具有上表面，第一晶体管设于基底以及第二晶体管设于基底，其中第一晶体管的第一源极/漏极的截面形状相异于第二晶体管的第二源极/漏极的截面形状。本专利技术的低密度区中的晶体管的源极/漏极至栅极距离和高密度区中的晶体管的源极/漏极至栅极距离不同，可使得低密度区中的晶体管的沟道应变值较小，而高密度区中的晶体管的沟道应变值较大，通过分别控制低密度区和高密度区内的沟道应变值，可使得应变硅半导体结构整体发挥更好的效能。附图说明图1至图5为根据本专利技术的第一优选实施例所绘示的。图6至图9为根据本专利技术的第二优选实施例所绘示的。图10所绘示的是根据前述第一优选实施例中的所制作的应变硅半导体结构的立体示意图。图11所绘示的是根据前述第二优选实施例中的所制作的应变硅半导体结构的立体示意图。附图标记说明10基底12 水平方向14垂 [方向16第一栅极结构18第二栅极结构20牺牲间隙壁材料,22第--栅极24第一栅极介电层23,25间隙〗壁26第二栅极28第二栅极介电层30,130掩模层32,34牺牲间隙壁36第一干蚀刻凹槽38第二干蚀刻凹槽40第一多边形凹槽42第二多边形凹槽48第一外延层50第二外延层52第一源极/漏极54第二源极/漏极56第一晶体管58第二晶体管60第一沟道62第二沟道64,68接触区域66第—-开口70第二开口100应变硅半导体结构1000低密度区2000高密度区具体实施方式图1至图5为根据本专利技术的第一优选实施例所绘示的。如图1所示，首先提供基底10划分为低密度区1000和高密度区2000，基底10可以为硅基底，水平方向12与基底10表面平行，垂直方向14与基底10表面垂直。多个第一栅极结构16设于低密度区1000，多个第二栅极结构18设于高密度区2000。各个第一栅极结构16之间的最短距离较各个第二栅极结构18之间的最短距离大。第一栅极结构16包含第一栅极22和第一栅极介电层M设于基底10表面和第一栅极22之间，间隙壁23设于第一栅极结构16的周围；第二栅极结构18包含第二栅极沈和第二栅极介电层观设于基底10表面和第二栅极沈之间，间隙壁25设于第二栅极结构18的周围。牺牲间隙壁材料层20顺应地覆盖各个第一栅极结构16、第二栅极结构18和间隙壁23、25。接着，以掩模层30全面覆盖高密度区2000内的牺牲间隙壁材料层20，曝露出低密度区1000内的牺牲间隙壁材料层20。然后利用干蚀刻薄化低密度区1000内的牺牲间隙壁材料层20，之后如图2所示，移除掩模层30。如图3所示，干蚀刻牺牲间隙壁材料层20分别形成牺牲间隙壁32、34于间隙壁 23,25的周围，值得注意的是由于在前面步骤薄化了低密度区1000内的牺牲间隙壁材料层30，因此，第一栅极结构16上的牺牲间隙壁32的厚度较第二栅极结构18上的牺牲间隙壁34的厚度来得小，接着以牺牲间隙壁32、34为掩模，以六氟化硫为主(SF6-baSe)的蚀刻剂或是以三氟化氮为主(NFfbase)的蚀刻剂，主要以水平方向12蚀刻基底10，在蚀刻过程中蚀刻剂会同时向水平方向12和垂直方向14蚀刻，但是水平方向12的蚀刻速率较垂直方向14快很多。然后，可以选择性地再以干蚀刻以垂直方向14蚀刻基底10，至此基底10的低密度区1000内形成多个第一干蚀刻凹槽36，并且高密度区2000内形成多个第二干蚀刻凹槽38。如图4所示，进行湿蚀刻，以氨水为主(NH40H-baSe)的蚀刻剂或是以氢氧化四甲基铵为主(TMAH-base)的蚀刻剂，氢氧化四甲基铵为主(TMAH-base)的蚀刻剂的优选浓度小于2.5%，蚀刻剂沿着基底10结晶面和的方向蚀刻第一和第二干蚀刻凹槽 36、38，分别在低密度区1000和高密度区2000内形成多个第一多边形凹槽40和多个第二多边形凹槽42。接着，如图5所示，移除牺牲间隙壁32、34。根据不同的实施例，牺牲间隙壁32、34 亦可以保留下来作为间隙壁，在下文中以移除牺牲间隙壁32、34的实施例接续说明。然后，利用外延工艺，在第一和第二多边形凹槽40、42中分别形成第一外延层48 和第二外延层50，第一外延层48和第二外延层50的上表面优选是高于基底10表面，以更增强其应力。后续再对第一外延层48和第二外延层50进行离子注入工艺，以在第一栅极结构16两侧的基底10中分别形成第一源极/漏极52以完成第一晶体管56，在第二栅极结构58两侧的基底10中分别形成第二源极/漏极M以完成第二晶体管58。至此，本专利技术的第一优选实施例中的应变硅半导体结构100业已完成。值得注意的是第一源极/漏极 52和第一栅极结构16之间具有第一源极/漏极至栅极距离L1,而第二源极/漏极M和第二栅极结构18之间具有第二源极/漏极至栅极距本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：黄光耀，周玲君，王益昌，黄信川，廖俊雄，陈信琦，林保忠，叶秋显，简金城，陈界得，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：
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