用于半导体集成电路器件的感测放大器结构制造技术

技术编号:7490679 阅读:153 留言:0更新日期:2012-07-10 03:11
提供一种用于半导体集成电路器件的感测放大器结构。所述半导体集成电路器件包括第一信号线和第二信号线以及感测放大器,所述感测放大器包括多个PMOS晶体管和多个NMOS晶体管。感测放大器被配置为感测放大第一信号线与第二信号线之间的电势差。NMOS晶体管和PMOS晶体管的被施加相同信号并具有相同导电类型的结区被形成在一个集成有源区中。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及半导体集成电路器件,更具体而言,涉及半导体集成电路器件的感测放大器结构。
技术介绍
动态随机存取存储器(dynamic random access memory, DRAM)是使用感测放大器来放大存储在存储器单元中数据的典型的半导体存储器。感测放大器被配置为与和存储器单元连接的位线对(位线和反相位线)(bit line and bit line bar)连接,并且比较位线对中的电荷共享电压电平与位线预充电电压以区分存储器单元的数据。现有的感测放大器包括锁存模块、平衡块和列选择块。锁存块可以被设置在位线与反相位线之间,并且被配置为连接锁存电路中的PMOS 晶体管和NMOS晶体管。平衡块被设置在位线与反相位线之间,并且用于响应于平衡信号使位线和反相位线等电位。列选择块可以被配置为响应于列选择信号使位线和反相位线切换至数据传递线。锁存块、平衡/预充电块和列选择块都可以由MOS晶体管和门构成,其中MOS晶体管的源和漏被适当地通过金属互连耦接从而具有感测放大器结构。但是,随着半导体存储器件中集成密度增加,有源区之间的距离极大地被降低,并且金属互连的线宽度以及金属互连之间的距离被快速降低。因此,金属互连的RC延迟增加,并且相邻金属互连之间的耦接使得难以准确地传递信号。
技术实现思路
根据本专利技术示例性实施例的一个方面,一种半导体集成电路器件包括第一信号线和第二信号线以及感测放大器,所述感测放大器包括多个NMOS晶体管和多个PMOS晶体管。感测放大器被配置为感测放大第一信号线与第二信号线之间的电势差。多个NMOS晶体管和多个PMOS晶体管的被施加相同信号并具有相同导电类型的MOS晶体管结区被集成起来,以共享一个有源区的一部分。下面在“具体实施方式”部分中描述这些即其他特征、方面和实施例。 附图说明结合附图通过以下的详细描述,可以更清楚地理解本说明书主题的以上以及其他方面、特征和其他优点,其中图1是表示根据本专利技术构思的一个示例性实施例的半导体集成电路的感测放大器的俯视图;图2是表示图1中的N锁存块的电路;图3是表示根据本专利技术构思的一个示例性实施例的N锁存块的布局的图;图4是图3的N锁存块的立体图;图5是沿着图3中线V-V,截取的截面图;图6是表示根据本专利技术构思的另一个示例性实施例的N锁存块的布局的图;图7是图6的N锁存块的立体图;图8是表示图1中的P锁存块的电路图;图9是根据本专利技术构思的一个示例性实施例的P锁存块的立体图;图10是根据本专利技术构思的另一个示例性实施例的P锁存块的立体图;图11是表示图1中的N锁存块和平衡块的电路图;图12是表示根据本专利技术构思的一个示例性实施例的图11中的N锁存块和平衡块的图;图13是表示根据本专利技术构思的另一个示例性实施例的图11中的N锁存块和平衡块的图;图14是包括图1的预充电电路单元的平衡块和N锁存块的电路图;图15是表示根据本专利技术构思的一个示例性实施例的N锁存块和包括图14的预充电电路单元的平衡块的布局的图;以及图16是表示根据本专利技术构思的另一个示例性实施例的N锁存块和包括图14的预充电电路单元的平衡块的布局的图。具体实施例方式参照截面图描述示例性实施例,所述截面图是各种示例性实施例(以及中间结构)的示意图。因此,应当预期到例如由制造技术和/或偏差引起的图的形状变化。因此, 示例性实施例不应当被解释为受到所示出的区域的具体形状的限制,而是可以理解为可以存在例如由制造引起的形状的偏差。在附图中,为了清楚的目的,可能对层和区域的长度和尺寸做夸大处理。相似的附图标记在附图中表示相似的元件。还应当理解,当提及一层在另一层或衬底“上”时,其可以直接在另一层或衬底上,或者还可以存在中间层。在示例性实施例中,可以将施加相同信号并具有相同导电类型的至少两个有源区集成为不存在不连续性的一个有源区,并且集成的有源区可以用作公共结区。据此,可以通过没有单独互连连接的有源区执行信号传输。因此,可以减少有源区之间用于传输信号的互连的数量,从而能够保证互连冗余和接触余量。示例性实施例将描述存储器件的感测放大器。但是,示例性实施例不限于此,并且可以被应用于所有半导体集成电路器件。图1是根据本专利技术构思的一个示例性实施例的感测放大器的示意性模块图。读取放大器10可以包括沿着位线BL和反相位线BLB的方向顺序布置的P锁存块 20、N锁存块30和平衡块40。反相位线BLB是用于传输具有与位线BL相反电平的信号的线。P锁存块20包括连接在位线BL与反相位线BLB之间的一对PMOS晶体管,N锁存块30包括连接在位线BL与反相位线BLB之间的一对NMOS晶体管。组成P锁存块20的PMOS 晶体管和组成N锁存块30的NMOS晶体管被适当地电连接以形成CMOS反相锁存器结构。平衡块40可以用于为位线BL和反相位线BLB提供相同的偏置电平。平衡块40 可以包括位线BL与反相位线BLB之间的NMOS晶体管。平衡块40可以包括预充电电路单元,所述预充电电路单元将位线BL和反相位线BLB预充电为恒定的电压。另外,感测放大器10可以包括列选择块(未示出),所述列选择块响应于列选择信号将位线BL和反相位线BLB的信号传递至输入/输出(I/O)线。如图2中所示,N锁存块30可以包括串联连接在位线BL与反相位线BLB之间的第一 NMOS晶体管L_N1和第二 NMOS晶体管L_N2。第一 NMOS晶体管L_N1包括与位线BL连接的第一漏L_D1、与第一栅线L_G1连接的栅以及公共源L_C_S。第二 NMOS晶体管L_N2包括与反相位线BLB连接的第二漏L_D2、 与第二栅线L_G2连接的栅以及公共源L_C_S。虽然未在图中示出,但是第一栅线L_G1可以与P锁存块20中的PMOS晶体管之一的栅电连接并且也可以与反相位线BLB电连接。类似地,第二栅线L_G2可以与P锁存块20 中的另一个PMOS晶体管的栅电连接并且可以与位线BL电连接。在图3中所示的根据一个示例性实施例的N锁存块30中,在一个集成有源区115 上集成有第一 NMOS晶体管L_N1和第二晶体管L_N2。在这个实例中,有源区是被器件隔离层围绕的阱区,并且被解释为结区,在所述结区中在形成栅线之后形成源和漏。集成有源区115可以包括基本上具有线形的体单元11 和一对分支单元11 和 115c,每个分支单元自体单元11 的各个边沿延伸。虽然分支单元11 和分支单元115c 被示出为沿着基本垂直于体单元11 的方向延伸,但是分支单元11 和分支单元115c可以沿着其他预定方向延伸。在一个示例性实施例中,集成有源区115可以具有包括凹面部分的第一结构,所述凹面部分在矩形有源区的侧壁中的一个中构成器件隔离层。因此,集成有源区115可以具有例如至少两个弯曲部分。第一栅线L_G1沿着跨过集成有源区115的体单元11 与第一分支单元11 的界面的方向形成。类似地,第二栅线L_G2沿着跨过体单元11 与第二分支单元115c的界面的方向布置。第一栅线L_G1与第二栅线L_G2彼此电隔离,例如可以被布置为基本上彼此平行。在第一栅线L_G1与第二栅线L_G2之间的集成有源区115的一侧上可以例如沿着体单元11 形成公共源L_C_S ;在集成有源区115的另一侧上可以例如分别沿着第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员:千德秀
申请(专利权)人:海力士半导体有限公司
类型:发明
国别省市:

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