除法器逻辑电路及实现除法器逻辑电路的方法技术

技术编号:7464486 阅读:859 留言:0更新日期:2012-06-26 20:02
一种除法器逻辑电路,用于求得被除数M与除数N的商S,其包括一输入商S的估计值的第一常数输入端、一第一加法器、一输入定值M-N*的第二常数输入端、一输入底数-N的底数输入端、至少一整数次乘方器、一右移移位寄存器、一第二加法器及一乘法器,为最接近N的标准幂值,=2,整数次乘方器确定以-N为底数,以i-1为指数的定值,h、i为自然数,右移移位寄存器将整数次乘方器确定的定值做右移h*i位的移位处理后传至第二加法器,乘法器将第二加法器传送的数值与第二常数输入端输入的定值相乘,第一加法器将第一常数输入端输入的定值与乘法器传送的数值相加后输出商S。本发明专利技术还提供实现除法器逻辑电路的方法。本发明专利技术精度较高。

【技术实现步骤摘要】

本专利技术涉及一种数字逻辑电路,尤指一种高精度且易于实现的单时钟。
技术介绍
在数字逻辑电路的设计领域里,除法器逻辑电路的实现一直是一个难题,尤其是需要在一个时钟内实现的除法器逻辑电路更是尤为困难。在现有的数字除法器逻辑电路中,如果除数是一个标准的幂值,即除数是2的整数次方时,只需将被除数右移相应的位数即可。但是,当除数不是一个标准的幂值时,常见的做法是用除数去循环减被除数,根据循环的次数来求得商的整数部分。这样,就基本上不可能在一个时钟内实现除法器逻辑电路。因此,有必要提供一种高精度且易于实现的单时钟。
技术实现思路
鉴于以上内容,有必要提供一种高精度且易于实现的单时钟。一种除法器逻辑电路,用于求得一被除数M与一除数N的商S,所述除法器逻辑电路包括一用于输入一商S的估计值易的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N* &的第二常数输入端、一用于输入一底数风-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器,其中N1为一最接近所述除数N的标准幂值,F1 =2 ^h为自然数,所述整数次乘方器确定以均-N为底数,以i-Ι为指数的定值,其中i为自然数,所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器,所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器,所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。一种实现除法器逻辑电路的方法,用于求得一被除数M与一除数N的商S,所述实现除法器逻辑电路的方法包括以下步骤一第一常数输入端输入一商S的估计值巧至一第一加法器; 一第二常数输入端输入一定值M-N*禺至一乘法器;一底数输入端输入一底数N1 -N至一整数次乘方器,其中N1为最接近N的标准幂值,i、h =2、h为自然数;所述整数次乘方器确定以风-N为底数,以i-Ι为指数的定值,其中i为自然数; 一右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理; 一第二加法器将所述右移移位寄存器右移移位处理后的数值送至一乘法器; 所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器;及所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。相对现有技术,本专利技术可在单时钟内计算出被除数M与除数N的商S,结构简单、精度较高且易于实现。附图说明图1为本专利技术除法器逻辑电路较佳实施方式的逻辑电路示意图。图2为本专利技术实现除法器逻辑电路的方法较佳实施方式的流程图。具体实施例方式请参阅图1,本专利技术除法器逻辑电路较佳实施方式用于求得一被除数M与一除数N 的商S,该除法器逻辑电路包括一第一常数输入端、一与该第一常数输入端相连的第一加法器、一第二常数输入端、一底数输入端、一与该底数输入端相连的若干个整数次乘方器、一与每一个整数次乘方器对应相连的右移移位寄存器、一与每一个右移移位寄存器相连的第二加法器及一与该第一加法器、该第二加法器及该第二常数输入端相连的乘法器。该整数次乘方器与该右移移位寄存器的个数均为t,t为自然数。该第一常数输入端用于输入一商S的估计值高;该第二常数输入端用于输入一定值M-N* S1 ;该底数输入端用于输入一底数均-N,其中F1为一最接近N的标准幂值,均=^" h为自然数;该若干个整数次乘方器分别用于确定以珥-N为底数,依次以0至i-Ι为指数的定值,其中i为自然数;该若干个右移移位寄存器分别用于将每一对应的整数次乘方器确定的定值做右移移位处理,依次由右移h位至右移h*i位,即可以分别求出以每一整数次乘方器确定的定值作为被除数,N1 ^作为除数的数值;该第二加法器用于将每一右移移位寄存器输出的数值相加后送至该乘法器;该乘法器用于将该第二加法器传送的数值与该第二常数输入端输入的定值相乘后送至该第一加法器;该第一加法器用于将该第一常数输入端输入的定值与该乘法器传送的数值相加,该第一加法器输出的数值即为被除数M与除数N的商S。本专利技术除法器逻辑电路较佳实施方式的工作原理如下在表达式S = M / N中,M与N是已知的两个数,需要根据这两个数求出S。首先,我们给出一个商的估计值再找出一个最接近N的标准幂值所,同时假设商为Sr ,根据该除法器逻辑电路可以得到&的表达式如下权利要求1.一种除法器逻辑电路,用于求得一被除数M与一除数N的商S,其特征在于所述除法器逻辑电路包括一用于输入一商S的估计值巧的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N* S1的第二常数输入端、一用于输入一底数冯-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器,其中Ni为一最接近所述除数N的标准幂值,风=2 ^h为自然数,所述整数次乘方器确定以风-N为底数,以i-Ι为指数的定值,其中i为自然数,所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器,所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器,所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。2.如权利要求1所述的除法器逻辑电路,其特征在于所述整数次乘方器与所述右移移位寄存器的个数均为t,其中t为自然数。3.如权利要求2所述的除法器逻辑电路,其特征在于所述t个整数次乘方器分别确定以风-N为底数,依次以0至i-Ι为指数的定值。4.如权利要求3所述的除法器逻辑电路,其特征在于所述t个右移移位寄存器分别将每一对应的整数次乘方器确定的定值做右移移位处理,依次由右移h位至右移h*i位,即可以分别求出以每一整数次乘方器确定的定值作为被除数,N1 i作为除数的数值。5.一种实现除法器逻辑电路的方法,用于求得一被除数M与一除数N的商S,所述实现除法器逻辑电路的方法包括以下步骤一第一常数输入端输入一商S的估计值巧至一第一加法器; 一第二常数输入端输入一定值M-N*禺至一乘法器;一底数输入端输入一底数风-N至一整数次乘方器,其中F1为最接近N的标准幂值, =2 *,h为自然数;所述整数次乘方器确定以风-N为底数,以i-Ι为指数的定值,其中i为自然数; 一右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理; 一第二加法器将所述右移移位寄存器右移移位处理后的数值送至一乘法器; 所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器;及所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。6.如权利要求5所述的实现除法器逻辑电路的方法,其特征在于所述整数次乘方本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员:杨修
申请(专利权)人:四川和芯微电子股份有限公司
类型:发明
国别省市:

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