本发明专利技术提供一种具有ＪＦＥＴ装置结构（１００）的低功率存储器装置。具体来说，提供一种包含多个存储器单元的低功率存储器装置，所述多个存储器单元具有存储器元件（５４）及电耦合到所述存储器元件的ＪＦＥＴ存取装置（１００）。可使用基于扩散的隔离物来隔离所述存储器单元。所述ＪＦＥＴ可具有凹入式栅极。所述ＪＦＥＴ可为鳍式ＪＦＥＴ。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及半导体装置，且更特定来说涉及存储器装置及结场效应晶体管(JFET)装置结构。
技术介绍
动态随机存取存储器(DRAM)是常规上实施于电子装置中的一类存储器。DRAM存储器单元通常包含存取装置及存储器元件。存取装置允许将电荷转移到存储器元件及从存储器元件转移电荷以促进存储器装置中的读取及写入操作。互补金属氧化物半导体场效应晶体管(通常称为“CMOS”晶体管)通常用作DRAM存储器单元的存取装置。存储器单元通常布置成若干个行及列以提供存储器阵列。DRAM装置是动态的，因为一旦将数据位写入到存储器单元中，所述数据即开始降级。具体来说，存储于DRAM存储器单元的存储器元件中的电能可仅在电能增加或减少之前表示所述数据达有限时间周期且不再表示原始数据。为了避免数据丢失，不断地刷新或重新写入所述存储器单元。存储器单元的保持时间是指存储器单元在其需要被刷新之前能够维持存储器的时间长度。通常，要求DRAM存储器单元的保持时间是6%is，且如此，单元每被刷新一次。如果存储器阵列中的存储器单元具有小于Mms的保持时间，那么当位变得不可从所述存储器阵列读取时系统可损毁且数据可丢失。各种因素可引起特定单元不能够实现Mms的保持时间。泄漏是减少的保持时间的一个可能原因。泄漏是指其中电流在不期望电流流动时 (例如在装置处于关断状态中时)流动的状况。举例来说，在存储器单元中，泄漏可是指当存取装置关断时电流流入及/或流出存储器元件。CMOS存取装置中的泄漏的一个原因是捕集状态。捕集状态可在于硅与二氧化硅的界面处形成悬空键时发生。由于悬空键，电子及空穴可形成且重组(产生及重组中心)且因此可防止晶体管完全关断。图1图解说明展现在100摄氏度及150摄氏度下的状态或位波动的常规基于nMOS的DRAM单元。状态波动还可导致不可预测的保持时间。所述波动的不稳定性质由沿半导体与绝缘体(氧化物)(例如CMOS存取装置中与半导体沟道具有栅极氧化物界面的栅极氧化物)之间的界面所捕集的电子产生。除泄漏以外，CMOS存取装置还展现高栅极电容。此由分离栅极与沟道的栅极氧化物产生。栅极电容根据以下公式与电压、电流及存取装置的速度相关(CXV)/I = t ；其中 C表示栅极电容，V表示电压，I表示电流，且t表示时间。因此，假定恒定的电压供应，则在电流减小时或在电容增加时，装置的速度变慢。较高供应电压(Vcc)帮助抵消栅极电容的效应且维持存取装置的合理速度。一般来说，DRAM存储器阵列的芯片上电源提供大于1. 5V的Vcc。除维持存取装置的操作速度外，较高Vcc还可在常规基于nMOS的DRAM单元中导致减少的位故障。图2是带标度的曲线图，其图解说明存储器阵列中随时间而变且由常规基于nMOS的DRAM存储器单元中的较高Vcc所致的减少的位故障。因此，较高Vcc实现较高驱动电流，所述较高驱动电流又导致存取装置写入到存储器元件中的更好能力。因此，为了提供快速nMOS存取装置， Vcc电压应相对高，即，大于1. 5V。由于CMOS存取装置的操作所需的较高电压，CMOS装置的按比例缩放可成问题。具体来说，在装置按比例缩放时，可存在存储器单元之间以及存储器单元与其它组件之间的寄生效应的增加。另外，在存储器单元经按比例缩放以实现更小及更密集堆填的阵列时，由 CMOS存取装置引起的泄漏增加。此外，尽管在许多应用中使用较高供应电压通常可为优选的，但较高供应电压导致较高功率消耗。本专利技术的实施例可解决上文所陈述的问题中的一者或一者以上。附图说明在阅读以下详细说明之后且在参考图式之后本专利技术的优点可变得显而易见，图式中图1针对常规基于nMOS的DRAM存储器单元图解说明在100摄氏度及150摄氏度下的位波动；图2是带标度的曲线图，其展示存储器阵列中随时间及常规基于nMOS的DRAM存储器单元的电压而变的位故障；图3图解说明根据本专利技术的实施例的基于处理器的装置的框图；图4是根据本专利技术的实施例并入有存储器单元阵列的集成电路的部分示意性图解说明；图5图解说明根据本专利技术的实施例的增强模式nJFET存取装置；图6图解说明根据本专利技术的实施例的nJFET凹入式存取装置；图7图解说明根据本专利技术的实施例的不具有栅极氧化物的鳍式FET存取装置；图8A到图8B图解说明根据本专利技术的实施例的RAD-鳍式JFET存取装置；图9图解说明根据本专利技术的实施例的圆柱形JFET存取装置；图10图解说明根据本专利技术的实施例的升高式源极及漏极鳍式JFET存取装置；图11图解说明根据已知技术的浅沟槽隔离物；图12图解说明根据本专利技术的实施例的基于扩散的隔离物；图13是图解说明根据本专利技术的实施例用于制成与基于扩散的隔离物相关的存储器单元的工艺的流程图；且图14是图解说明根据本专利技术的实施例用于制成存储器单元的工艺的流程图。 具体实施例方式根据本专利技术的实施例，提供可实施成DRAM存储器阵列的JFET装置结构。具体来说，描述可用作存取装置的经改进JFET装置结构。本专利技术的实施例在不危害短沟道效应的情况下突出JFET的低功率消耗特性。如下文将更详细地论述，实现这些目标的JFET结构的特定实施例包含提供增强模式nJFET结构、nJFET凹入式结构、鳍式JFET结构、RAD-鳍式结构、圆柱形结构以及升高式源极及漏极鳍式结构。常规结场效应晶体管(JFET)及使用常规JFET的装置可具有可限制其在计算及逻辑设计中的使用的特性。举例来说，JFET实质上是两个PN结，且因此具有600mV的相对低的正向偏置接通电压。因此，常规DRAM存储器阵列无法使用JFET形成，因为施加到栅极的高于600mV的任何电压将导致PN结的正向偏置接通。因此，JFET采用可限制驱动电流能力的低Vcc。如下文将论述，如果JFET具备适当结构，那么低操作电压可有利于低功率消耗及存取装置的按比例缩放。再次参考图式，图3图解说明描绘通常由参考编号30指定的基于处理器的系统的框图，其中可采用本文中所描述的本专利技术实施例。系统30可为各种类型中的任一者，例如计算机、寻呼机、蜂窝式电话、个人记事本(personal organizer)、控制电路等。在典型的基于处理器的装置中，一个或一个以上处理器32(例如微处理器)控制对系统30中系统功能及请求的处理。如将了解，处理器32可包含用于将若干个功能性组件中的每一者耦合到其的嵌入式北桥或南桥(未展示)。或者，所述桥可包含耦合于处理器32与系统30的各种组件之间的单独桥。系统30通常包含电源34。如果系统30为便携式系统，那么电源34可包含永久电池、可替换电极及/或可再充电电池。电源34还可包含AC适配器及/或DC适配器，因此系统30可插入到(例如)壁式插座或车辆点烟器中。取决于系统30既定执行的功能，各种其它装置可耦合到处理器32。举例来说，用户接口 36可耦合到处理器32。用户接口 36可包含(例如)按钮、开关、键盘、光笔、鼠标及/或话音辨识系统。显示器38也可耦合到处理器32。显示器38可包含(例如)IXD显示器、CRT、LED及或音频显示器。此外，RF子系统/基带处理器40也可耦合到处理器32。 RF子系统/基带处理器40可包含耦合到RF接收器且耦合到RF发射器(未展示)的天线。 一个或一个以上通信端口 4本文档来自技高网...
【技术保护点】
１．一种存储器装置，其包括：多个存储器单元，所述存储器单元包括：存储器元件；及ＪＦＥＴ存取装置，其电耦合到所述存储器元件。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：钱德拉·穆利，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US
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