在应变ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ；绝缘体上硅）半导体层中，可选择适当降低工作区的目标高度以减少通常发生于沟槽隔离结构图案化期间的应力松弛，从而使晶体管元件能够形成于该高度降低之工作区上，其中，该工作区仍可包括大部分的初始应变分量。该高度降低之工作区可方便地用于形成全耗尽型场效应晶体管。
【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术涉及集成电路的制造，尤其涉及使用例如全局性应变硅基板等应力诱导源制造具有应变沟道区的晶体管，以增强MOS晶体管的沟道区中的载流子迁移率。
技术介绍
一般而言，目前采用多种工艺技术来制造集成电路，其中，对于微处理器、储存芯片等复杂电路，CMOS技术因其在运行速度和/或功耗和/或成本效益方面的优越特性而成为当前最有前景的技术之一。在使用CMOS技术生产复杂集成电路的过程中，可在包括结晶半导体层的基板上形成数百万个晶体管，亦即η沟道晶体管和ρ沟道晶体管。MOS晶体管，不论是η沟道晶体管还是P沟道晶体管，都包括所谓的ρη结(pn-jimction)，其由高掺杂的源漏区与位于该源漏区之间经反向掺杂或弱掺杂的(inversely or weakly doped)沟道区之间的介面形成。沟道区的电导率，亦即导电沟道的驱动电流能力，是由栅极电极控制，该栅极电极与沟道区接近并通过薄绝缘层与该沟道区隔离。因在该栅极电极施加适当的控制电压而形成导电沟道时，该沟道区的电导率取决于掺杂浓度、多数载流子的迁移率以及-给定该沟道区沿晶体管宽度方向的延伸程度-源漏区之间的距离，亦称为沟道长度。因此，沟道区的电导率是决定MOS晶体管性能的主要因素。因此，降低沟道长度-以及与其关联的沟道电阻率的降低-是实现集成电路的运行速度增加的重要设计标准。不过，晶体管尺寸的不断缩小牵涉与其关联的多个问题，例如降低了沟道的可控性，亦称为短沟道效应(short channel effect) 0必须解决这些问题以避免过度抵消不断降低MOS晶体管的沟道长度所带来的优点。例如，随着栅极长度的降低，必须降低栅极绝缘层的厚度，该栅极绝缘层通常由基于氧化物的电介质构成，其中，该栅极电介质之厚度的降低可导致漏电流增加，因此基于氧化物的栅极绝缘层的厚度被限制在约1纳米至2纳米。因此，关键尺寸亦即晶体管的栅极长度的不断缩小需要调整并开发高度复杂工艺技术，从而例如在将基于氧化物的电介质尺寸推向容许漏电流的极限的同时补偿短沟道效应。因此， 业界已提出针对特定的沟道长度藉由增加沟道区中的载流子迁移率来增强晶体管元件的沟道电导率，从而有可能使性能提升与降低栅极长度的技术节点推进相当，同时避免或至少延缓与器件尺寸相关的工艺调整所遇到的诸多问题。增加载流子迁移率的一个有效机制是改变沟道区中的晶格结构，例如藉由在沟道区附近形成拉伸或压缩应力从而在沟道区中产生相应的应变，进而导致电子和空穴的迁移率发生改变。例如，针对标准晶向，沿该沟道长度方向在沟道区中形成单轴拉伸应变可增加电子的迁移率，其可直接转化为电导率的相应增加。另一方面，针对上述相同组态，在沟道区中的单轴压缩应变可增加空穴的迁移率，从而有可能增强P型晶体管的性能。在集成电路制造中引入应力或应变工程为下一代器件开辟了一条极有前景的途径，因为应变硅可被视为“新”型半导体材料，其能够制造快速强大的半导体器件而无需昂贵的半导体材料，同时还可使用许多成熟的制造技术。在一些方法中，使用由永久覆盖层、间隙壁元件等形成的外部应力以在沟道区内形成期望的应变。尽管这是一种有前景的方法，但藉由施加特定的外部应力而在沟道区中形成应变的工艺取决于接触层、间隙壁等提供的外部应力进入沟道区以在其中形成期望应变的应力转移机制的效率。因此，对于不同的晶体管类型必须提供不同的应力覆盖层，其可导致多个额外的工艺步骤，其中，尤其任意额外的光刻步骤可显著影响总体的生产成本。另外，应力诱导材料(尤其是其内应力(intrinsic stress))的量不会无需显著设计变更而任意增加。例如，目前将形成于η沟道晶体管上方的介电层之相应部分中的拉伸应力程度限制在约1. 5GPa(Giga Pascale ；吉帕)，而在相邻晶体管元件之间距缩小的高密度器件区构成的复杂晶体管几何中必须降低拉伸应力材料的量，因此需要新开发相关沉积技术以基于应力覆盖层进一步提升η沟道晶体管的性能。另一方面，当前成熟的技术可为P沟道晶体管提供明显较高的压缩应力水平，从而在NMOS晶体管和PMOS晶体管的性能提升方面产生不均衡。在另一种方法中，在中间制造阶段，可邻近栅极电极形成基本非晶化区 (substantially amorphized region)，接着在该晶体管区域上方形成有刚性层(rigid layer)的情况下使该非晶化区再结晶。在再结晶该晶格的退火工艺中，在由覆盖层产生的应力条件下会发生晶体生长并导致形成拉伸应变晶体。再结晶之后可移除牺牲应力层， 其中，还可在该再生长的晶格部分中“保存”一定量的应变。通常将该效果称为应力记忆 (stress memorization)。尽管该机制为提升η沟道晶体管的性能提供了有前景的技术，但由于精确的机制尚不清楚，因此难以实行高度控制的应用。在另一些方法中，可在源漏区内提供应变诱导半导体合金，其可对沟道区施加特定类型的应力从而在该沟道区中诱发期望类型的应变。例如，为此目的经常可使用硅/锗合金，以在例如P沟道晶体管的相邻沟道区中获得压缩应力分量，从而增加该相应P沟道中的空穴迁移率。在复杂应用中，可将两个或更多上述特定的应变诱导机制结合，以进一步增强相应沟道区中所获得的总体应变。不过，由于可在所考虑的晶体管元件的相应工作区中及上方诱发应变，因此可将该些应变诱导机制看作“局部性”机制，其中，沟道区中最终获得的应变分量显著取决于总体的器件尺寸。亦即，该些局部性应变诱导机制通常依赖于经由其他器件组成部分(例如栅极电极、形成该栅极电极的侧壁上的间隙壁元件、源漏区的横向尺寸等)的应力转移能力。由于器件尺寸的降低通常导致相应应变诱导机制的超比例降低(over-proportional reduction)，因此沟道区中应变的大小显著依赖于所考虑的技术。 例如，经常可使用介电覆盖层(例如接触蚀刻停止层)产生应变，其中，与沉积相关的约束因素限制了相应介电材料之内应力的量，而与此同时，降低器件尺寸(例如降低两个相邻晶体管元件之间的间隔)时需要显著降低层厚，因而导致最终获得的应变分量降低。因此， 由局部性应变诱导机制提供的沟道区中的应变大小通常为几百兆帕(MPa)，而进一步降低器件尺寸时难以进一步增加该应变值。因此，业界将越来越将注意力集中在其他机制上，其中，可以全局性的方式(亦即在晶圆级(wafer level)上)产生较高程度的应变，以在全局性应变半导体材料中形成晶体管元件的相应工作区，从而在相应沟道区中提供“直接的”应变分量。例如，可在适当设计的“缓冲层”上外延生长硅材料，从而获得应变硅层。例如，具有基本自然的晶格常数的硅/ 锗缓冲层可用于在其上形成应变硅层，该应变硅层可具有IGPa或更高的拉伸双轴应变，取决于该缓冲层与应变硅层之间的晶格失配。例如，锗原子百分比约20的基本松弛的硅/锗层可使相应外延生长的硅材料的拉伸双轴应变达1. 3GPa，其显著高于藉由上述局部性应变诱导机制所获得的应变水平。可藉由复杂晶圆接合技术基于SOI (silicon on insulator ； 绝缘体上硅)架构而有效形成全局性应变硅层。亦即，应变硅层可基于如上所述的适当设计之缓冲层形成，该相应硅层可接合至载体晶圆，其中，该载体晶圆上形成有二氧化硅层。 将该应变本文档来自技高网...
【技术保护点】
１．一种方法，包括：在基板上方设置含硅半导体层，该含硅半导体层具有内部双轴应变；在该含硅半导体层中形成隔离沟槽；降低该含硅半导体层的厚度；以及使用绝缘材料填充该隔离沟槽。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J·亨治尔，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US
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