一种半导体器件，包括第一导电类型和第一掺杂浓度的半导体层。第一导电类型的被用作漏极的第一半导体区域具有比半导体层低的掺杂浓度并在半导体层之上。栅极电介质（１０９）在第一半导体区域之上。栅极电介质之上的栅电极（４０５）具有包含金属的中心部分（４０７）和在中心部分的相对侧的第一和第二硅部分（４０１、４０３）。第二导电类型的被用作沟道的第二半导体区域具有在第一硅部分和栅极电介质下面的第一部分。第一导电类型的被用作源极的第三半导体区域横向地邻近于第二半导体区域的第一部分。取代硅的包含金属的中心部分增加源极至漏极击穿电压。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及半导体器件，并且更特别地涉及M0SEFT。
技术介绍
MOSFET可以用作用于电子系统中的相对高电压和/或高电流的功率开关。随着半 导体电路尺寸的减小，在某些MOSFET中，多晶硅栅极长度被减小。这可能导致栅极下面的 减小的沟道区。沟道区的减小减小了栅极能够控制的沟道的面积量并从而减低了晶体管的 击穿电压。需要的是改进的MOSFET器件。 附图说明通过参考附图，可以更好地理解本专利技术，并且使其许多目的、特征和优点对于本领 域的技术人员来说明显。图1 12是根据本专利技术的一个实施例的半导体器件制造中的各种阶段的部分剖 面侧视图。图13 17是根据本专利技术的另一实施例的半导体器件制造中的各种阶段的部分剖 面侧视图。除非另外说明，相同附图标记在不同图中的使用指示相同的项目。附图不一定按 比例绘制。具体实施例方式下面阐述用于实现本专利技术的方式的详细说明。该说明意图说明本专利技术且不应将其 视为限制性的。图1是将用来制造根据本专利技术的一个实施例的MOSFET的晶片101的部分剖面侧 视图。在所示的实施例中，晶片101包括硅或其它半导体材料(例如，硅锗、硅碳、硅锗碳、 砷化镓、磷化铟、砷化铟、或其它III/V化合物半导体、或它们的任何组合)的基底103。以相对高的浓度(在图1中示为N+)用N导电类型(N型)杂质(例如砷、磷)来 掺杂基底103的下层105。以低于层105的掺杂浓度用N型杂质来掺杂层107。在一个实 施例中，层105可以是最初原地以N+浓度掺杂的基底，并且在该基底(层10 上外延地生 长层107。可以用N型杂质原地掺杂或注入层105。然而，在其它实施例中，可以用其它方 法来形成基底103。在一个实施例中，层107具有在1至5微米范围内的厚度，但是在其它 实施例中可以具有其它厚度。在一个实施例中，层107具有在1013/Cm3 1015/cm3范围内 的N型掺杂浓度，但是在其它实施例中可以具有其它浓度。在一个实施例中，层105具有在 IO1Vcm3 102°/cm3范围内的N型掺杂浓度，但是在其它实施例中可以具有其它浓度。在层107上形成一层栅极电介质材料109。在一个实施例中，通过层107的氧化来 形成层109。在其它实施例中，通过沉积工艺来形成层109。在一个实施例中，层109由二氧化硅制成，但是在其它实施例中，可以由其它电介质材料(例如金属氧化物)制成。在某 些实施例中，层109具有在300 500埃范围内的厚度，但在其它实施例中，可以具有其它厚度。在层109上方形成多晶硅的层111。在一个实施例中，层111是在1015/cm3 102°/ cm3范围内的浓度以N型杂质掺杂的，但是在其它实施例中可以具有其它浓度。在一个实施 例中，层111具有在1500至3000埃范围内的厚度，但是在在其它实施例中，可以具有其它 厚度。在某些实施例中，层111可以包括例如锗的其它材料。在层111上形成光刻胶的层113。在层113中形成开口 115(例如通过平版印刷 工艺)以使层111暴露。在一个实施例中，开口具有在0.1微米至1.3微米范围内的宽度 (图1所示的尺寸)，但是在其它实施例中可以具有其它宽度。在形成开口 115之后，蚀刻 层111以形成对应于开口 115的开口以使栅极电介质层109暴露。图2示出已经蚀刻层111以形成开口 201并已去除光刻胶的层113之后的晶片 101的视图。开口 201具有对应于开口 115的尺寸。图3示出在晶片101上方形成包含层301的金属、包括在开口 201中形成之后的 晶片101。在一个实施例中，层301包括硅化物(例如硅化钨)，但是在其它实施例中，可 以由其它材料制成，诸如金属氮化物(一氮化钽、氮化钛)或金属(钨、铝、钽、钛)、金属合 金、或它们的组合，包括与硅化物(硅化钴、硅化镍、硅化钽碳)的组合。因此，包括含金属 的部分的栅电极涵盖其中一部分包括这些材料中的任何一个或多个的实施例。在某些实施 例中，通过诸如化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、或镀覆工艺的沉积工 艺来形成层301。在某些实施例中，层301可以具有在2000 4000埃范围内的在层111的 顶部与层301的顶部之间的厚度，但是在其它实施例中可以具有其它厚度。图3示出已被 平面化之后的层301。图4示出层301和111已被图案化以形成栅极结构400的晶片101。在一个实施 例中，通过在层301上形成光刻胶(未示出)并进行图案化并随后用对栅极氧化层109具 有选择性的蚀刻剂来蚀刻层301和111而对栅极结构400进行图案化。栅极结构400包括由层111的材料制成的硅结构401和403。结构405包括下结 构407并由层301的材料制成。结构401和403被结构407横向地分离。在某些实施例中，栅极结构400具有在0. 4 4微米范围内的宽度，但是在其它实 施例中可以具有其它尺寸(例如更小)。在某些实施例中，结构407具有是结构400的宽度 的1/4至1/3的宽度。然而，在其它实施例中，结构407的宽度在其它实施例中可以与结构 400的宽度处于其它比。在形成结构400之后，在晶片101上方形成二氧化硅或氮化硅的薄电介质衬里 409 (例如20 100埃)。图5示出通过向层107中注入P导电类型(P型)杂质(例如硼)来形成P型区 501和503之后的晶片101。通常由结构405来保护结构401和403不被注入。栅极结构 400防止在其下面的位置处在层107中注入P型杂质。P型杂质被注入到小于层107的底 部的深度。在某些实施例中，以一定的角度(例如以与垂直方向的7 15度)注入P型杂 质，使得在结构401和403下面注入某些P型杂质。在一个实施例中，P型杂质(P型掺杂 剂)具有在1013/Cm3 1015/cm3范围内的掺杂浓度，但是在其它实施例中可以处于其它浓图6示出在区域501和503中注入N型杂质以分别形成N+型区601和603之后 的晶片101。N型杂质被注入至比区域501和503的深度小的深度。在一个实施例中，以在 IO1Vcm3 IO2tVcm3范围内的浓度注入N型杂质(N型掺杂剂)，但是在其它实施例中可以处 于其它浓度。在某些实施例中，以一定的角度注入N型掺杂，使得某些区域601在结构401 下面且某些区域603在结构403下面。在所示的实施例中，此角度小于用于区域501和503 的P型掺杂剂的注入角度。在所示的实施例中，对掩蔽层(未示出)进行图案化以形成开口以限定区域601 和603的外侧，如图6的视图所示。栅极结构400充当掩模以限定区域601和603的内侧。图7示出横向地邻近于栅极结构400来形成隔离物701之后的晶片101的视图。 隔离物701由被对于衬里409具有蚀刻选择性的蚀刻剂蚀刻的材料制成。在其中衬里409 由二氧化硅制成的一个实施例中，隔离物701由氮化硅制成。在一个实施例中，通过在晶片 101上方形成隔离物材料层(未示出)并对该层进行各向异性蚀刻来形成隔离物701。图8示出在晶片101中注入P型杂质以形成区域801和803之后的晶片101。在 一个实施例中，将杂质注入至与区域601和603的底部大约相同的深度。在某些实施例中， 区域80本文档来自技高网...
【技术保护点】
１．一种半导体器件，包括：第一导电类型和第一掺杂浓度的半导体层；在所述半导体层的第一部分之上的第一半导体区域，其中，所述第一半导体区域是第一导电类型并具有小于所述第一掺杂浓度的掺杂浓度；在所述第一半导体区域的顶面上的栅极电介质；在所述栅极电介质上的栅电极，其中，所述栅电极包括在所述栅极电介质上的包含金属的中心部分、在所述栅极电介质上的与所述中心部分的第一侧横向地相邻的第一硅部分和在所述栅极电介质上的与所述中心部分的第二侧横向地相邻的第二硅部分，其中，所述第一侧与所述第二侧相反；第二半导体区域，其包括在所述第一硅部分和所述栅极电介质下面的第一部分，其中，所述第二半导体区域是不同于所述第一导电类型的第二导电类型；以及第三半导体区域，其与所述第二半导体区域的所述第一部分横向地相邻，其中，所述第三半导体区域是第一导电类型。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：D·法姆，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。