制作掺杂阱以及包含该掺杂阱的晶体管的方法技术

本发明专利技术涉及一种掺杂阱的制作方法，包括：提供衬底，在衬底上形成具有第一图案的光刻胶层；在具有第一图案的光刻胶层和衬底上涂覆交联材料层；对衬底进行烘焙，以便使交联材料层发生交联反应，而在交联材料层的与具有第一图案的光刻胶层接触的部分形成交联层；去除交联材料层中未发生交联反应的部分，以留下交联层；在交联层上形成具有第二图案的光刻胶层；以具有第二图案的光刻胶层和具有第一图案的光刻胶层为掩膜进行离子注入，在衬底中形成掺杂阱。根据本发明专利技术的掺杂阱的制作方法，能够有效地缩短工艺周期，减少工艺步骤，降低工具的负担，并提高生产效率。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种。
技术介绍
晶体管，尤其是“金属-半导体-氧化物”场效应晶体管(MOSFET)，是集成电路最常见的元件之一。漏电电流是衡量晶体管性能的重要指标。漏电电流越低意味着晶体管对电流的控制能力越强。采用浅掺杂技术(LDD)是目前在晶体管制造领域最常见的技术之一。该技术是采用与源/漏极相同的掺杂离子注入源/漏极与导电沟道之间的区域，形成的掺杂浓度小于源/漏极的掺杂浓度，形成所谓的浅掺杂源/漏极结构。这种结构的作用是增大源极和漏极掺杂区域之间的沟道长度，抑制短沟道效应，从而降低晶体管在关断状态下源极和漏极之间的漏电电流。图1A-1C为现有技术形成晶体管的流程中各步骤的截面图。首先，如图IA所示， 在衬底100上形成具有第一图案的光刻胶层101，以具有第一图案的光刻胶层101为掩膜进行离子注入，形成浅掺杂区102A和102B。然后去除具有第一图案的光刻胶层101。衬底 100可以为P型或N型衬底，浅掺杂区102A和102B的掺杂离子具有与衬底100相反的导电类型。接着，如图IB所示，在衬底100上形成具有第二图案的光刻胶层103，具有第二图案的光刻胶层103覆盖在衬底上未进行离子注入的区域的正上方，并且具有第二图案的光刻胶层103宽于衬底上未进行离子注入的区域。以具有第二图案的光刻胶层103为掩膜进行离子注入，形成源极104A和漏极104B。源极104A和漏极104B的掺杂离子具有与浅掺杂区 102A和102B的掺杂离子相同的导电类型。然后去除具有第二图案的光刻胶层103，完成浅掺杂源/漏极结构的制作。其中，浅掺杂源极结构包含源极104A和浅掺杂区102A，浅掺杂漏极结构包括漏极104B和浅掺杂区102B。此外，为了完成晶体管的制作，还要在衬底100上未进行离子注入的区域(即原来由具有第一图案的光刻胶层101所覆盖的区域)的正上方形成栅极结构105，如图IC所示。采用浅掺杂技术可以缩短源极104A和漏极104B之间的距离，抑制短沟道效应。现有技术中采用上述的双注入技术形成掺杂阱(即，浅掺杂源/漏极结构)，掺杂离子在衬底 100中呈梯度分布，由此产生的衬底100表面的掺杂浓度的分布也具有梯度，靠近栅极结构 101 一侧的掺杂浓度较低，远离栅极结构101 —侧的掺杂浓度较高。另外，随着半导体技术的不断发展，半导体器件的集成化程度也越来越高，因此， 对于半导体器件的关键尺寸的要求也越来越高。在对半导体器件的关键尺寸进行控制的同时，为了优化结深和减少漏电的原因，对半导体器件之间的接触面积也有所要求。例如现有制作图像传感器的光电二极管掺杂阱的过程中，将掺杂阱做成离子深度呈梯度分布，以增加半导体器件与衬底间的接触面积，即PN结面积，进而使结电容增大、电阻增大，提高抗击穿的能力，并减小漏电流的产生。图2A-2B为现有技术形成深度呈梯度分布的掺杂阱的流程中各步骤的截面图。如图2A所示，在衬底200上形成具有第一图案的光刻胶层201。然后，以具有第一图案的光刻胶层201为掩膜进行离子注入，形成第一掺杂阱202，去除第一光刻胶层201。如图IB所示，在衬底200上形成具有第二图案的光刻胶层203。然后，以具有第二图案的光刻胶层203 为掩膜进行离子注入，形成第二掺杂阱204，去除具有第二图案的光刻胶层203。上述双注入工艺均采用相同的离子，形成深度呈梯度分布的掺杂阱，增大了 PN结面积。深度呈梯度分布的掺杂阱在半导体工艺中具有广泛应用，其应用范围不限于上述两种类型。然而，现有工艺形成深度呈梯度分布的掺杂阱均采用双注入工艺，即形成光刻胶-第一次注入-形成光刻胶-第二次注入。双注入工艺需要进行两次注入，大部分情况需要两次去除光刻胶，因此，工艺步骤较多，需要较长的工艺周期，并且增加了工具的负担， 不利于生产效率的提高。因此，需要一种新的掺杂阱的制作方法，以缩短工艺周期，减少工艺步骤，降低工具的负担，并提高生产效率。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供了一种制作掺杂阱的方法，包括提供衬底，在衬底上形成具有第一图案的光刻胶层；在所述具有第一图案的光刻胶层和所述衬底上涂覆交联材料层；对所述衬底进行烘焙，以便使所述交联材料层发生交联反应，而在所述交联材料层的与所述具有第一图案的光刻胶层接触的部分形成交联层；去除所述交联材料层中未发生交联反应的部分，以留下所述交联层；在所述交联层上形成具有第二图案的光刻胶层；以所述具有第二图案的光刻胶层和所述具有第一图案的光刻胶层为掩膜进行离子注入，在所述衬底中形成所述掺杂阱。优选地，所述具有第一图案的光刻胶层的厚度为300-600nm。优选地，所述具有第一图案的光刻胶层和所述具有第二图案的光刻胶层的总厚度为 1500-1900nm。优选地，形成所述具有第一图案的光刻胶层的材料为能产生光酸分子的光刻胶， 所述交联材料层的材料为化学收缩辅助解析增强刻蚀用材料。优选地，所述烘焙所用的烘焙温度为60-120°C。优选地，所述烘焙所用的烘焙时间为60-90秒。优选地，所述第二图案与所述第一图案不同。优选地，所述掺杂阱为深度呈梯度分布的掺杂阱。优选地，在横向上，所述第二图案的宽度小于所述第一图案的宽度，且所述掺杂阱为浅掺杂源/漏极结构。本专利技术还提供了一种制作晶体管的方法，包括采用上述方法制作所述掺杂阱作为浅掺杂源/漏极结构；去除所述具有第一图案的光刻胶层、所述交联层和所述具有第二图案的光刻胶层；在所述衬底上与所述具有第二图案的光刻胶层所对应的区域形成栅极结构，以形成所述晶体管。根据本专利技术的掺杂阱的制作方法，能够有效地缩短工艺周期，减少工艺步骤，降低工具的负担，并提高生产效率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1A-1C为现有技术形成晶体管的流程中各步骤的截面图；图2A-2B为现有技术形成深度呈梯度分布的掺杂阱的流程中各步骤的截面图；图3A-3G为根据本专利技术的方法形成晶体管的流程中各步骤的截面图；图4A-4F为根据本专利技术的方法形成深度呈梯度分布的掺杂阱的流程中各步骤的截面图；图5为根据本专利技术的方法形成深度呈梯度分布的掺杂阱的流程图。 具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何形成深度呈梯度分布的掺杂阱。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。实施例一图3A-3G为根据本专利技术的方法形成晶体管的流程中各步骤的截面图。如图3A所示，提供衬底300，衬底300可以是单晶硅、多晶硅或非晶硅；衬底30本文档来自技高网...

【技术保护点】
１．一种制作掺杂阱的方法，包括：提供衬底，在所述衬底上形成具有第一图案的光刻胶层；在所述具有第一图案的光刻胶层和所述衬底上涂覆交联材料层；对所述衬底进行烘焙，以便使所述交联材料层发生交联反应，而在所述交联材料层的与所述具有第一图案的光刻胶层接触的部分形成交联层；去除所述交联材料层中未发生交联反应的部分，以留下所述交联层；在所述交联层上形成具有第二图案的光刻胶层；以所述具有第二图案的光刻胶层和所述具有第一图案的光刻胶层为掩膜进行离子注入，在所述衬底中形成所述掺杂阱。

【技术特征摘要】

【专利技术属性】
技术研发人员：周朝礼，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31