K值存储单元嵌入DRAM的二多转换电路及其构建方法技术

本发明专利技术公开一种K值存储单元嵌入DRAM的二多转换电路BMVCK及其构建方法。方法具体为：二多转换电路BMVCK由选通信号形成电路、二极管接通控制电路及电源组成，BMVCK有一位K值输出YWRj和k+1位2值输入bj+k、·····bj+2、bj+1、bj，输入信号为K个2-K进制码：(0)2、(1)2、(2)2、·····、(F-1)2、(F)2；该K个2-K进制码(0)2～(F)2依次为采用k+1位2进制码来表示K个正整数0～F，F＝K-1＝2k+r，k＝2，3，4·····，r＝0，1，2·······(2k-2)，(2k-1)；本发明专利技术的构建方法简单实用，适合于任意K值，包括10值和16值。

【技术实现步骤摘要】

本专利技术属于数字集成电路领域，具体地说是一种K值存储单元嵌入DRAM的二多转换电路及其构建方法。
技术介绍
随着MOS集成电路技术的飞速发展，集成规模越来越大，集成度越来越高， VLSI (超大规模集成电路)出现一些不足①首先在VLSI基片上，布线却占用70%以上的硅片面积；在可编程逻辑器件(如FPGA和CPLD)中也需有大量可编程内部连线(包括可编程连接开关，如熔丝型开关、反熔丝型开关、浮栅编程元件等)，将各逻辑功能块或输入/ 输出连接起来，完成特定功能的电路，布线(包括编程连接开关)占了材料很大的成本。减少布线成本的比重成为十分重要的问题。②从信息传输方面看，采用多值信号可减少连线数；对每根连线传输数字信息，二值信号是携带信息量最低的一种，多值信号携带信息量大于二值信号。③从信息存储方面看，采用多值信号可提高信息存储密度，特别是利用MOS管栅极电容存储信息(用于动态随机存取存储器DRAM中)，因同一电容存储信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存储密度。目前多值器件的研制已广泛开展， 东芝与Sandisk公司通过70nm的CMOS技术和2bit/单元的多值技术相配合，在146mm2的芯片上实现了 8(ibit的存储容量；东芝与美国SanDisk发表了通过采用43nm工艺和2bit/ 单元多值技术实现的16gbitNAND闪存。三星开发的8(ibit产品采用63nm的CMOS技术和 2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究的重要的一步，但需要控制或改变管的开关阈值Vtn，改变阈值方法是在半导体制造工艺中用多级离子注入技术， 或控制浮游栅极存储的电子量等方法控制阈值。尚未发现有多于4值的DRAM的研制成功。半导体存储器可以分为只读存储器ROM和随机存储器RAM。而RAM又分为双极型和MOS型两类。双极型RAM工作速度高，但制造工艺复杂、功耗大、集成度低，主要用于高速工作的场合。MOS型RAM又分为静态随机存取存储器SRAM和动态随机存取存储器 DRAM (Dynamic Random Access Memory)两种。DRAM存储信息的原理是基于MOS管栅极电容的电荷存储效应。由于栅极存储电容的容量很小(通常至多几皮法)，而漏电流又不可能绝对等于零，所以电荷保存的时间有限；为了及时补充漏掉的电荷以避免存储的信号丢失， 必须定时给栅极存储电容补充电荷，通常将这种操作称为刷新或再生，DRAM工作时必须辅以必要的刷新控制电路。DRAM是由大的矩形存储单元阵列与用来对阵列读和写的支持性逻辑电路，以及维持存储数据完整性的刷新电路等组成。在DRAM中最简单的可用单管动态存储单元。存储单元是按行、列排成矩阵式结构，用两个译码电路分别译码。X向译码称为行译码，其输出线&称为字线，它选中存储矩阵中一行的所有存储单元。Y向译码又称为列译码，其输出线t称为位线。一般将DRAM设计为字长Lw位(即一字有Lw位，如1位，4位， 8位或N位)，对地址译码器译输出\和Yj输出有效时，同时被选中一字的Lw个(如1位， 4个，8个或N个)存储单元，使这些被选中的存储单元经读/写控制电路进行读写操作，并且在每次读出数据的同时完成了对存储单元原来所存数据的恢复。DRAM读写控制电路控制数据信息输入输出。外界对存储器的控制信号有读信号RD、写信号Wk和片选信号Cs等等。 DRAM的输入输出数据的位数有1位，2位，4位或N位。除多位输入输出外，为了提高集成度的同时减少器件引脚的数目，大容量DRAM常常采用1位输入、1位输出和地址分时输入的方式，相应的有输入缓冲器，输出缓冲器和输出锁存器等。现有技术和存在问题1.在二值DRAM存储矩阵中嵌入K值存储单元(K > 4)是困难重重的，二值数据是按存储电容的电荷的有和无来决定的，很容易读出；K值存储单元主要部分是源极跟随器，结构极简单，但K值信号读出和写入要区分出量级，常规放大器对多值信号容易形成严重失真，常规读出放大器方法很难读出和写入多值信号，很难实现可嵌入二值DRAM存储矩阵的8值和任意K值DRAM的存储单元电路，尚未发现有多于4值的DRAM的研制成功，其原因不在K值存储单元本身；而在于多值信号读出和写入，特别是将K值存储单元嵌入二值 DRAM中，不能按习惯方法单纯考虑结构极简单的K值存储单元，要在保持二值DRAM基本特长不变的前提下，考虑支持K值存储单元嵌入二值DRAM存储矩阵的二值-多值转换电路和多值-二值转换电路的构建方法，及其与二值DRAM存储矩阵相配合的问题。2.在实现多值电路，包括实现二值-多值转换电路和多值-二值转换电路，已有技术控制MOS管阈值有很大的缺点①只能控制阈值的幅度，不能实现MOS管阈区间的开启性质，例如要求PMOS管仅当输入在规定的电压范围(区间)内才导通，称此电压范围为带区间，或当输入在带区间内PMOS管截止，类似有当输入在高区间MOS管导通，及当输入在低区间PMOS管导通。多值逻辑门须有多种开启性质的MOS管，才能使多值电路结构最简，然而目前只控制阈值幅度的工艺，使多值电路结构差别很大，结构复杂，影响其实现。②控制阈值的幅度有限(因离子注入浓度是有限的)，开启分辨率很低；而且工艺中控制阈值幅度常会改变MOS管的性能，例如阈值电压的降低回导致切断电流的剧增，阈值电压的调整对管的性能和稳定性有影响，稳定的Vtn和Vtp非常重要。对多值记忆，注入浮游栅极的电子量是连续变化的，需极精细地控制，各门槛电压电平尚达不到准稳定状态。因此目前实用的电压型多值电路不大于4值电路，更多值电路应用较困难。③需要增加离子注入额外的工序，只能在半导体制造工艺中控制阈值，既增加工艺复杂性，又不能后由用户来控制阈值，或对阈值用户不可编程。
技术实现思路
本专利技术目的是公开一种K值存储单元嵌入DRAM的二多转换电路及其构建方法。上述的目的通过以下的技术方案实现1.本专利技术的一种K值存储单元嵌入DRAM的二多转换电路的构建方法是这样执行的所述的二多转换电路是一种将2值信号转换为K值信号的二多转换电路BMVCK，BMVC1^ 选通信号形成电路和二极管接通控制电路及电源三部分组成，BMVCk有一位K值输出Yww和k+Ι 位 2 值输入 bj+k、.....bj+2、bj+1、bj，输入信号为 2-K 进制码(0)2、(I)2, (2)2,.....、尔-1)2、的2;该1(个2-1(进制码(0)2 (F) 2依次为采用k+Ι位2进制码来表示K个正整数0 F，F = K-I = 2k+r, k = 2,3,4.....，r = 0，1，2.......(2k-2)，(2k-l)；所述的K值存储单元嵌入DRAM的二多转换电路BMVCk的构建方法为①对2-K进制码除全0的(O)2外，按数值从小到大的顺序写出F个2-K进制码(I)2 (F)2,依次表示为 bfktVHtVkVb^b^b^h = 000...0001、000...0010、000...0011、 000…0100、000···0101、000···0110、000…0111、000··· 1000、..........、Num ；其中Num为2-Κ进制码最大值(F)2，当r 本文档来自技高网...

【技术保护点】
１．一种Ｋ值存储单元嵌入ＤＲＡＭ的二多转换电路的构建方法，其特征在于：所述的二多转换电路是一种将２值信号转换为Ｋ值信号的二多转换电路ＢＭＶＣＫ，由选通信号形成电路、二极管接通控制电路和电源三部分组成；二多转换电路ＢＭＶＣＫ有一位Ｋ值输出ＹＷＲｊ和ｋ＋１位２值输入ｂｊ＋ｋ、·····ｂｊ＋２、ｂｊ＋１、ｂｊ，输入信号为２－Ｋ进制码：（０）２、（１）２、（２）２、·····、（Ｆ－１）２、（Ｆ）２；该Ｋ个２－Ｋ进制码（０）２～（Ｆ）２依次为采用ｋ＋１位２进制码来表示Ｋ个正整数０～Ｆ，Ｆ＝Ｋ－１＝２ｋ＋ｒ，ｋ＝２，３，４·····，ｒ＝０，１，２·······（２ｋ－２），（２ｋ－１）；Ｋ值存储单元嵌入ＤＲＡＭ的二多转换电路ＢＭＶＣＫ的构建方法为：①对２－Ｋ进制码除全０的（０）２外，按数值从小到大的顺序写出Ｆ个２－Ｋ进制码（１）２～（Ｆ）２，依次表示为ｂｊ＋ｋｂｊ＋ｋ－１ｂｊ＋ｋ－２…ｂｊ＋３ｂｊ＋２ｂｊ＋１ｂｊ＝０００…０００１、０００…００１０、０００…００１１、０００…０１００、０００…０１０１、０００…０１１０、０００…０１１１、０００…１０００、··········、Ｎｕｍ；其中Ｎｕｍ为２－Ｋ进制码最大值（Ｆ）２，当ｒ＝０时，Ｎｕｍ＝（２ｋ）２＝１００…００００，即最高位是１，其余低位全是０，当ｒ＝１时，Ｎｕｍ＝（２ｋ＋１）２＝１００…０００１，当ｒ＝２时，Ｎｕｍ＝（２ｋ＋２）２＝１００…００１０，………，当ｒ＝（２ｋ－２）时，Ｎｕｍ＝（２ｋ＋１－２）２＝１１１１…１１１０，当ｒ＝（２ｋ－１）时，Ｎｕｍ＝（２ｋ＋１－１）２＝１１１１…１１１１，即ｋ＋１位全是１；②对上述写出的每个２－Ｋ进制码，将ｂｊ＋ｋｂｊ＋ｋ－１…ｂｊ＋３ｂｊ＋２ｂｊ＋１ｂｊ按位考虑，凡是２－Ｋ进制码中１的位对应的变量都保留，其余变量删去，由此根据上述写出的２－Ｋ进制码从小到大的顺序依次得出Ｆ个积项Ｓ１～ＳＦ为：Ｓ１＝ｂｊ、Ｓ２＝ｂｊ＋１、Ｓ３＝ｂｊ＋１ｂｊ、Ｓ４＝ｂｊ＋２、Ｓ５＝ｂｊ＋２ｂｊ、Ｓ６＝ｂｊ＋２ｂｊ＋１、Ｓ７＝ｂｊ＋２ｂｊ＋１ｂｊ、Ｓ８＝ｂｊ＋３、··············、ＳＦ＝Ｓ（Ｎｕｍ）；当ｒ＝０时，Ｓ（Ｎｕｍ）＝ｂｊ＋ｋ，当ｒ＝１时，Ｓ（Ｎｕｍ）＝ｂｊ＋ｋｂｊ，即除最高位ｂｊ＋ｋ外的其余低位变量ｂｊ和Ｓｒ变量相同，其中考虑Ｓｒ＝Ｓ１，以下按Ｓｒ考虑有类似特点，当ｒ＝２时，Ｓ（Ｎｕｍ）＝ｂｊ＋ｋｂｊ＋１，…………，当ｒ＝（２ｋ－２）时，Ｓ（Ｎｕｍ）＝ｂｊ＋ｋｂｊ＋ｋ－１ｂｊ＋ｋ－２…ｂｊ＋３ｂｊ＋２ｂｊ＋１，当ｒ＝（２ｋ－１）时，Ｓ（Ｎｕｍ）＝ｂｊ＋ｋｂｊ＋ｋ－１ｂｊ＋ｋ－２…ｂｊ＋３ｂｊ＋２ｂｊ＋１ｂｊ，此即ｋ＋１位变量全有；③依次对Ｓ１～ＳＦ取反，得出Ｆ个选通门的逻辑式ｆｊ１～ｆｊＦ为：（ｍａｔｈ）??（ｍｒｏｗ）?（ｍｓｕｂ）?（ｍｉ）ｆ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｎ）１（／ｍｎ）?（／ｍｒｏｗ）?（／ｍｓｕｂ）?（ｍｏ）＝（／ｍｏ）?（ｍｏｖｅｒ）?（ｍｓｕｂ）?（ｍｉ）ｂ（／ｍｉ）?（ｍｉ）ｊ（／ｍｉ）?（／ｍｓｕｂ）?（ｍｏ）＆ＯｖｅｒＢａｒ；（／ｍｏ）?（／ｍｏｖｅｒ）?（ｍｏ），（／ｍｏ）?（／ｍｒｏｗ）?（／ｍａｔｈ）（ｍａｔｈ）??（ｍｒｏｗ）?（ｍｓｕｂ）?（ｍｉ）ｆ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｎ）２（／ｍｎ）?（／ｍｒｏｗ）?（／ｍｓｕｂ）?（ｍｏ）＝（／ｍｏ）?（ｍｏｖｅｒ）?（ｍｓｕｂ）?（ｍｉ）ｂ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｏ）＋（／ｍｏ）?（ｍｎ）１（／ｍｎ）?（／ｍｒｏｗ）?（／ｍｓｕｂ）?（ｍｏ）＆ＯｖｅｒＢａｒ；（／ｍｏ）?（／ｍｏｖｅｒ）?（ｍｏ），（／ｍｏ）?（／ｍｒｏｗ）?（／ｍａｔｈ）（ｍａｔｈ）??（ｍｒｏｗ）?（ｍｓｕｂ）?（ｍｉ）ｆ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｎ）３（／ｍｎ）?（／ｍｒｏｗ）?（／ｍｓｕｂ）?（ｍｏ）＝（／ｍｏ）?（ｍｏｖｅｒ）?（ｍｒｏｗ）?（ｍｓｕｂ）?（ｍｉ）ｂ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｏ）＋（／ｍｏ）?（ｍｎ）１（／ｍｎ）?（／ｍｒｏｗ）?（／ｍｓｕｂ）?（ｍｓｕｂ）?（ｍｉ）ｂ（／ｍｉ）?（ｍｉ）ｊ（／ｍｉ）?（／ｍｓｕｂ）?（／ｍｒｏｗ）?（ｍｏ）＆ＯｖｅｒＢａｒ；（／ｍｏ）?（／ｍｏｖｅｒ）?（ｍｏ），（／ｍｏ）?（／ｍｒｏｗ）?（／ｍａｔｈ）（ｍａｔｈ）??（ｍｒｏｗ）?（ｍｓｕｂ）?（ｍｉ）ｆ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｎ）４（／ｍｎ）?（／ｍｒｏｗ）?（／ｍｓｕｂ）?（ｍｏ）＝（／ｍｏ）?（ｍｏｖｅｒ）?（ｍｓｕｂ）?（ｍｉ）ｂ（／ｍｉ）?（ｍｒｏｗ）?（ｍｉ）ｊ（／ｍｉ）?（ｍｏ）＋（／ｍｏ）?（ｍｎ...

【技术特征摘要】

【专利技术属性】
技术研发人员：方振贤，刘莹，方倩，
申请(专利权)人：黑龙江大学，
类型：发明
国别省市：93