一种基于准平面工艺制备体硅围栅纳米线MOSFETs的方法：局部氧化隔离或浅槽隔离，在体硅上垫积缓冲SiO2氧化层/SiN介质层，电子束曝光，刻蚀两个距离较近的凹槽，垫积SiN侧墙，各向同性刻蚀Si，干氧氧化，湿法刻蚀去除SiN，应力自限制氧化形成纳米线，垫积并各向异性刻蚀氧化物介质层，并平坦化表面，湿法刻蚀释放纳米线的同时保留底部足够厚SiO2作隔离，长栅介质和垫积栅材料，反刻栅并以栅介质为阻挡层各向同性刻蚀栅材料，源/漏浅注入，垫积和刻蚀侧墙，源/漏深注入，形成接触。本发明专利技术消除了自加热效应和浮体效应，并且易于集成，有利于抑制短沟道效应，推动MOSFETs尺寸往小尺寸方向发展。
【技术实现步骤摘要】
本专利技术属于微电子纳米尺度互补金属氧化物半导体器件(CMOS)及极大规模 集成
，特别是指一种基于准平面工艺制备体硅围栅金属半导体场效应晶体管 (MOSFETs)的方法。
技术介绍
纳米CMOS器件继续按照Moore定律向前发展，持续缩小平面体硅器件的尺寸遇到 了严峻的挑战，各种新结构器件应运而生，器件的栅结构从最初的单栅发展到双栅、三栅， 到完全包围沟道的围绕栅结构，栅控能力和抑制短沟道效应的能力随着栅的数目的增多而 不断增强。具有包围沟道结构和准弹道输运特征的纳米线围栅MOSFET由于有很强的栅控 能力和缩小尺寸的能力而成为集成电路技术发展预测路线图22nm及其以下技术节点的有 力竞争者。目前国内外有初步研究成功制备了纳米线围栅MOSFET的报道，表明围栅纳米线 结构有近乎完美的抑制短沟道效应的能力、优异的驱动性能和关态特性。由于SOI衬底存 在天然的BOX氧化层作为牺牲层，制备围栅结构更为容易，因此还是以SOI衬底为主。但是 采用体硅衬底相对SOI衬底有非常明显的优势一 )消除了 SOI衬底存在自加热效应和浮体效应；二)避免了复杂的源漏工程以降低源漏寄生电阻；三)普通体硅衬底的价格较SOI圆片要便宜许多；四)与传统体硅工艺完全兼容。在体硅上制备围栅器件主要的困难在于形成牺牲层，迄今为止，为数不多的报道 的采用体硅衬底的制备方法或需要复杂且昂贵的外延SiGe作为牺牲层的大马士革假栅工 艺，或直接各向同性刻蚀Si而造成对衬底的污染，另外还无可避免地造成了大的寄生电容 电阻，更重要的是，复杂的立体工艺大大加大了制备的难度，很难借用已有成熟的主流平面 工艺。这些都存在明显的缺点和进一步缩小尺寸的局限性。制备体硅围栅纳米线M0SFET，还有很多的问题要解决。在选择具体实施方案时首 先要考虑很多因素，比如(1)与CMOS工艺的兼容性要好，应尽量避免造成工艺的不确定性和增加工艺难 度，如果采用准平面工艺可借鉴已有的平面工艺技术，大大降低工艺的风险和不确定性；(2)工艺的简化，可靠性和可重复性。工艺的简化对于提高成品率至关重要。要降 低线边缘粗糙度、膜厚的非均勻性，尽可能地减小工艺浮动对器件性能的影响；(3)进一步缩小尺寸的能力。有必要寻找新的、易于集成到平面CMOS工艺中去的体硅纳米线围绕栅MOSFETs的 制备方法。
技术实现思路
本专利技术目的在于提供一种易于集成的、与平面CMOS工艺兼容性好的体硅围栅金 属半导体场效应晶体管(MOSFETs)的制备方法。为了实现上述目的，本专利技术提供的基于准平面工艺制备体硅围栅纳米线金属半导 体场效应晶体管的方法，其主要步骤是1) N阱和P阱形成；2)场区光刻，场区注入，局部氧化隔离或浅槽隔离；3)垫积缓冲SiO2氧化层/SiN介质层；4)正性电子束曝光并刻蚀介质层形成凹槽；5)垫积缓冲SiO2氧化层和SiN并刻蚀形成侧墙；6)各向同性刻蚀Si;7)第一步干氧氧化；8)湿法腐蚀去除剩余的SiN ；9)第二步干氧氧化形成纳米线；10)垫积并各向异性刻蚀硅酸四乙酯或低温垫积氧化物，然后平坦化表面；11)湿法刻蚀各向同性释放纳米线；12)淀积栅介质；13)淀积栅电极材料；14)各向异性刻蚀栅电极；15)各向同性刻蚀栅电极；16)源漏延伸区注入；17)各向同性淀积SiN并各向异性刻蚀形成侧墙；18)源漏深注入；19)形成硅化物；20)金属化；所述的方法中，所述步骤3中淀积缓冲SiO2氧化层厚度为5-50nm，垫积SiN厚度 为 20-800nm。所述的方法中，所述步骤4中正性电子束曝光采用正性电子束光刻胶；相邻的介 质凹槽的刻蚀采用氟基反应离子刻蚀；相邻的硅凹槽的刻蚀采用氯基反应离子刻蚀。所述的方法中，所述步骤5中垫积的缓冲氧化层厚度为5-15nm和SiN厚度为 20-80nm并刻蚀形成侧墙；所述的方法中，所述步骤6中各向同性刻蚀Si深度为20-80nm。所述的方法中，所述步骤7中干氧氧化的厚度为40-100nm，步骤9中干氧氧化的厚 度为 10-60nm。所述的方法中，所述步骤10中垫积并各向异性刻蚀较厚的硅酸四乙酯或低温垫 积氧化物100nm-2000nm，然后平坦化表面。所述的方法中，所述步骤12中栅介质的等效氧化层厚度为6至40人，栅介质为 SiON, HfON,HfAlO,HfAlON, HfTaO, HfTaON, HfSiO, HfSiON, HfLaO 或 HfLaON ；栅介质层可通 过低压化学气相沉积、物理气相淀积、金属有机化学气相沉积或者原子层淀积形成。所述的方法中，所述步骤13中栅电极材料为W、Ti、Ta、Mo、TiN、TaN、HfN或MoN; 栅电极材料可采用低压化学气相淀积、金属有机化学气相沉积或者原子层淀积形成，厚度 为 1000 至 2000 Ac所述的方法中，所述步骤15中以栅介质层为硬掩膜各向同性刻蚀栅材料，横向刻 蚀深度为10-150nm。本专利技术消除了自加热效应和浮体效应，具有更低的成本，完全采用传统的基于准 平面的自顶向下工艺实现了与CMOS平面工艺的良好兼容，并且易于集成，有利于抑制短沟 道效应，推动MOSFETs尺寸往小尺寸方向发展。附图说明图l(a)_(j)给出了本方法的悬浮纳米线的制备步骤；其中(a)为垫积预氧/SiN介质层；(b)为正性电子束曝光并刻蚀两个凹槽；(c)为化学气相垫积的缓冲氧化层厚度和SiN ；(d)为各向异性刻蚀Si02/SiN叠层形成侧墙；(e)为各向异性刻蚀Si ；(f)为第一次干氧氧化；(g)为湿法各向同性刻蚀去除SiN ；(h)为第二次干氧氧化，应力限制作用形成纳米线；(i)为各向同性垫积并刻蚀氧化物(TE0S或LT0)介质层，并对表面进行平坦化；(j)为湿法腐蚀氧化物释放纳米线。图2给出了器件制备工艺流程所用的版图。图中各组件符号说明IOlSi衬底；102缓冲SiO2氧化层；103SiN介质层；104两个相邻的凹槽；105SiN侧 墙；106侧墙缓冲SiO2氧化层；107第一次氧化SiO2氧化层；108第二次氧化SiO2氧化层； 109Si纳米线；110氧化物(TE0S或LT0)介质层；201有源区版；202相邻凹槽版；203栅版； 204接触版。具体实施例方式本专利技术的制备步骤如下1)双阱工艺，推阱2)局部氧化(LOCOS)隔离或浅槽(STI)隔离；3)垫积缓冲SiO2氧化层/SiN介质层；4)正性电子束曝光并刻蚀凹槽；5)各向同性垫积缓冲SiO2氧化层和SiN薄膜并对其各向异性刻蚀形成侧墙；6)各向同性刻蚀Si;7)第一步干氧氧化；8)湿法各向同性刻蚀SiN ；9)第二步干氧氧化形成纳米线；10)垫积并各向异性刻蚀氧化物(TE0S或LT0)介质层，然后平坦化表面；11)湿法刻蚀各向同性释放纳米线；12)淀积栅介质；13)淀积栅电极材料；14)电子束光刻氧化物硬掩膜，各向异性刻蚀栅电极；15)各向同性刻蚀栅电极；16)源漏延伸区浅注入；17)各向同性垫积SiN并各向异性刻蚀形成侧墙；18)源漏深注入；19)形成硅化物；20)金属化。步骤1中的N阱注入采用+P31，P阱注入采用+B11，阱深1-2微米。步骤2中的局部氧化隔离或浅槽隔离中，隔离层厚度为4000至6000人。步骤3中缓冲SiO2氧化本文档来自技高网...
【技术保护点】
１．一种基于准平面工艺制备体硅围栅纳米线金属半导体场效应晶体管的方法，其主要步骤是：１）Ｎ阱和Ｐ阱形成；２）场区光刻，场区注入，局部氧化隔离或浅槽隔离；３）垫积缓冲ＳｉＯ２氧化层／ＳｉＮ介质层；４）正性电子束曝光并刻蚀介质层形成凹槽；５）垫积缓冲ＳｉＯ２氧化层和ＳｉＮ并刻蚀形成侧墙；６）各向同性刻蚀Ｓｉ；７）第一步干氧氧化；８）湿法腐蚀去除剩余的ＳｉＮ；９）第二步干氧氧化形成纳米线；１０）垫积并各向异性刻蚀硅酸四乙酯或低温垫积氧化物，然后平坦化表面；１１）湿法刻蚀各向同性释放纳米线；１２）淀积栅介质；１３）淀积栅电极材料；１４）各向异性刻蚀栅电极；１５）各向同性刻蚀栅电极；１６）源漏延伸区注入；１７）各向同性淀积ＳｉＮ并各向异性刻蚀形成侧墙；１８）源漏深注入；１９）形成硅化物；２０）金属化。
【技术特征摘要】
【专利技术属性】
技术研发人员：宋毅，周华杰，徐秋霞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。