测量外延图形偏移量的电学测试结构及其方法技术

一种测量外延图形偏移量的电学测试结构，包括：埋层，形成在半导体衬底表面；外延层，形成在半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及在所述相邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线。所述测量外延图形偏移量的方法包括：对具有不同预设偏移量的电学测试结构分别进行电学测试。本发明专利技术通过利用电学测试结构测量外延图形偏移量，不仅使得测量精确度更高，而且可以有效减少外延后图形对外延前图形的套准误差。

【技术实现步骤摘要】

本专利技术涉及集成电路制造中的外延工艺，尤其涉及一种测量外延图形偏移量的电 学测试结构及其方法。
技术介绍
双极型半导体制造工艺中，在硅衬底表面生长一层单晶半导体薄膜的方法，称之 为外延。在初始的晶圆上进行外延生长有许多好处。其一，外延层不需要与下层晶圆具有相 同的掺杂类型。例如在双极工艺中，N型外延层可以生长在P型衬底上。其次，不像CZ硅， 外延硅不会被氧或碳元素所沾污。同时，在外延层中也允许形成埋层。N+埋层成为多数双极工艺中的关键步骤，因为 它使制作低集电极电阻的垂直NPN晶体管成为可能。砷和锑是形成N型埋层的首选杂质， 因为所述砷和锑的低扩散速率使得埋层在随后的高温处理中的横向扩散最小。锑比砷更常 使用，因为它在外延时表现出更小的横向自动掺杂。在所述外延层中形成的N+埋层需要经过退火以消除注入损伤，在退火过程中会 发生热氧化，氧化会导致在氧化层窗口边缘四周出现轻微的硅表面不连续。外延层将如实 地在晶圆的最终表面再现所述硅表面不连续。在显微镜下观察可以发现，外延层的表面形 成了一个模糊地轮廓，称为N型埋层阴影。在随后的光刻步骤中，例如深N+区的刻蚀，所述 深N+区将与所述硅表面不连续的位置对齐。这种经过外延以后产生的前层图形位移称为 版图移位，即图形经过外延生长后发生了一定的漂移。当外延后的光刻需要和外延前的光刻对准时，必须在曝光的时候对这个偏移量进 行补偿。补偿的量值一般通过外延厚度乘以一个补偿系数来获取。但是，所述补偿系数是 一个经验值，不能与实际偏移量完全符合，而使补偿不精确，不能有效地控制外延后图形对 外延前图形的套准误差。现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于 是有了本专利技术利用电学参数测量外延图形漂移量的方法。
技术实现思路
本专利技术是针对现有技术中，对外延图形偏移量的补偿不精确，不能有效地控制外 延后图形对外延前图形的套准误差等缺陷，提供一种测量外延图形偏移量的电学测试结 构。本专利技术的又一目的是针对现有技术中，对外延图形偏移量的补偿不精确，不能有 效地控制外延后图形对外延前图形的套准误差等缺陷，提供一种利用所述电学测试结构测 量外延图形偏移量的方法。为了解决上述问题，本专利技术提供一种测量外延图形偏移量的电学测试结构，所述 测量外延图形偏移量的电学测试结构包括埋层，形成在半导体衬底表面；外延层，形成在 具有所述埋层的半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及在所述相 邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线。插栓区 沿相同方向偏移，并具有不同预设偏移量的各电学测试结构形成一电学测试结构组。其中，所述预设偏移量的大小为0到1倍外延层厚度之间的任一数值。所述插栓区的步长依外延层的厚度和补偿量的精度确定。所述步长在0. 01微米到1微米之间。可选的，当所述外延层厚度为1微米时，步长为0. 1微米。可选的，所述电学测试结构组包括在相同方向偏移，且预设偏移量分别为0微米， 0. 1微米，0. 2微米，0. 3微米，0. 4微米，0. 5微米，0. 6微米，0. 7微米，0. 8微米，0. 9微米，1 微米的电学测试结构。可选的，所述电学测试结构具有3个相邻的插栓区。电学测试结构的方向为相对于埋层沿X正方向、X负方向、Y正方向，以及Y负方 向。为实现本专利技术的又一目的，本专利技术提供一种利用所述电学测试结构测量外延图形 偏移量的方法，所述外延图形偏移量的测试方法包括对电学测试结构组中的具有不同预设偏移量的电学测试结构分别进行电学测试， 测试电学测试结构的第一导电连线与第二导电连线之间的第一电阻，以及第二导电连线与 第三导电连线之间的第二电阻，如果所述第一电阻与所述第二电阻相等，则该电学测试结构所对应的预设偏移量 便为实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则在与所述电学测试结构组插栓区 偏移方向相反的电学测试结构组中的电学测试结构分别进行所述电学测试，如果所述第一 电阻与所述第二电阻相等，则该电学测试结构所对应的预设偏移量便为实际偏移量；如果所述第一电阻与所述第二电阻均不相等，则在所述电学测试结构组以及与所 述电学测试结构组插栓区偏移方向相反的电学测试结构组中选取第一电阻与第二电阻差 值最小的电学测试结构所对应的预设偏移量作为实际偏移量。综上所述，本专利技术通过利用电学测试结构测量外延图形偏移量，不仅使得测量精 确度更高，而且可以有效减少外延后图形对外延前图形的套准误差。附图说明图1是本专利技术测量外延图形偏移量的电学测试结构沿X正方向具有第一预设偏移 量的结构示意图；图2是本专利技术测量外延图形偏移量的电学测试结构沿X正方向具有第二预设偏移 量的结构示意图；图3是本专利技术测量外延图形偏移量的电学测试结构沿X正方向具有第三预设偏移 量的结构示意图；图4是本专利技术测量外延图形偏移量的电学测试结构沿X负方向具有第四预设偏移 量的结构示意图；图5是本专利技术测量外延图形偏移量的电学测试结构沿X负方向具有第五预设偏移量的结构示意图；图6是本专利技术测量外延图形偏移量的电学测试结构沿Y正方向具有第六预设偏移 量的结构示意图；图7是本专利技术测量外延图形偏移量的电学测试结构沿Y正方向具有第七预设偏移 量的结构示意图；图8是本专利技术测量外延图形偏移量的电学测试结构沿Y正方向具有第八预设偏移 量的结构示意图；图9是本专利技术测量外延图形偏移量的电学测试结构沿Y负方向具有第九预设偏移 量的结构示意图；图10是本专利技术测量外延图形偏移量的电学测试结构沿Y负方向具有第十预设偏 移量的结构示意图。具体实施例方式为详细说明本专利技术创造的
技术实现思路
、构造特征、所达成目的及功效，下面将结合实 施例并配合附图予以详细说明。请参阅图1 图10，图1 图10所示为测量外延图形偏移量的电学测试结构1 的示意图。所述电学测试结构1包括在具有第一导电型离子的半导体衬底(未图示)表面 进行第二导电型离子扩散，以形成位于所述半导体衬底表面的具有第二导电型离子的埋层 10。在具有所述埋层10的半导体衬底表面外延形成具有第二导电型离子的外延层11。所 述埋层10位于半导体衬底与外延层11之间。在位于所述外延层11内，并位于埋层10表面沿相同偏移方向刻蚀并掺杂形成若 干插栓区12。所述插栓区12为第二导电型离子重掺杂形成。所述插栓区12等距并相对于 所述埋层10沿X正方向、X负方向、Y正方向，以及Y负方向具有不同的预设偏移量。其中，所述预设偏移量为0到1倍外延层11厚度之间的任一数值。所述插栓区12 的步长由外延层11的厚度和补偿偏移量的精度确定。所述步长在0.01微米到1微米之间。 例如一个外延层11厚度为1微米的工艺，将步长设为0. 1微米，则在X的正方向的测试机 构1包括0微米，0. 1微米，0. 2微米，0. 3微米，0. 4微米，0. 5微米，0. 6微米，0. 7微米，0. 8 微米，0. 9微米，1微米。在X的负方向，Y的正方向和负方向的测试机构1依此类推。在本实施例中，列举如下不同预设偏移量取值，但不作为对本专利技术的限制。具体而 言，即图1 图3所示为沿X正方向相对于埋层10分别具有第一预设偏移量121、第本文档来自技高网...

【技术保护点】
一种测量外延图形偏移量的电学测试结构，其特征在于，所述测量外延图形偏移量的电学测试结构包括：埋层，形成在半导体衬底表面；外延层，形成在具有所述埋层的半导体衬底表面；插栓区，等距形成在所述埋层表面的外延层内，并沿相同方向与所述埋层具有不同的预设偏移量；接触孔，形成在所述插栓区表面；以及，在所述相邻插栓区上的接触孔处依次形成的第一导电连线、第二导电连线，和第三导电连线；插栓区沿相同方向偏移，并具有不同预设偏移量的各电学测试结构形成一电学测试结构组。

【技术特征摘要】

【专利技术属性】
技术研发人员：顾学强，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：31