双端纳米管器件和系统及其制作方法技术方案

双端开关器件包括第一和第二导电端子以及纳米管制品。所述制品具有至少一个纳米管，并且与第一和第二端子的每个的至少一部分重叠。该器件还包括与第一和第二端子中至少一个电连通的刺激电路。该电流能够向第一和第二端子中至少一个施加第一和第二电刺激以将第一和第二端子之间的器件相对电阻在相对较高电阻与相对较低电阻之间变化。第一和第二端子之间的相对较高电阻对应于该器件的第一状态，第一和第二端子之间的相对较低电阻对应于该器件的第二状态。

【技术实现步骤摘要】

本专利技术一般涉及开关装置领域，尤其涉及可用于制作非易失性和其它存储器电路的双端纳米管装置。相关领域描述数字逻辑电路可用于个人计算机、诸如个人管理器和计算器的便携式电子设备、 电子娱乐设备，以及用于家用电器、电话交换系统、汽车、飞机和其它制造商品的控制电路。 早期数字逻辑由离散开关元件构建，该开关元件由单独双极晶体管构成。通过双极集成电路的专利技术，大量单独开关元件可组合在单个硅衬底上以创建完整的数字逻辑电路，诸如变换器、NAND门、NOR门、触发器、加法器等。然而，双极数字集成电路的密度受其高功耗以及封装技术消散电路工作时产生的热量的能力限制。使用场效应晶体管(“FET”)开关元件的金属氧化物半导体(“M0S”)集成电路大大降低了数字逻辑的功耗，能构成在当前技术中使用的高密度的复杂数字电路。MOS数字电路的密度和操作速度仍然受需要消散该器件工作时产生的热量的限制。由双极或MOS器件构建的数字逻辑集成电路在高热量或极限环境的条件下不能正确发挥功能。当前的数字集成电路通常被设计成在小于100摄氏度的温度下工作，很少有在超过200摄氏度的温度下工作的电路。在常规集成电路中，在“关”状态中的单独开关元件的泄漏电流随温度快速增加。随着泄漏电流增加，器件的工作温度上升，由电路消耗的功率增大，并且区别关状态与开状态的难度减小了电路的可靠性。常规数字逻辑电路还在极限环境中发生内部短路，因为它们可在半导体材料内部产生电流。有可能通过特殊器件和绝缘技术来制造集成电路，使得它们在曝露在极限环境中时保持可操作，但是这些器件的高成本限制了它们的可用性和实用性。此外，这种数字电路相对于它们的常规对应物呈现计时差异，从而需要附加的设计验证来向现有设计添加保护。无论是双极还是FET开关元件构建的集成电路都是易失性的。它们仅在向该器件施加功率时保持其内部逻辑状态。当将功率移走时，内部状态丢失，除非将诸如EEPR0M(电可擦可编程只读存储器)的某些类型的非易失性存储器电路内部或外部添加到该器件以保持该逻辑状态。即使使用非易失性存储器来保持逻辑状态，需要附加电路来在失去功率之前将逻辑状态传递到存储器，并当该器件的功率恢复时恢复个别逻辑电路的状态。诸如备用电池的防止易失性数字电路中信息丢失的替换解决方案也向数字设计增加成本和复杂性。电子设备中逻辑电路的重要特征是低成本、高密度、低功率和高速度。常规逻辑解决方案受限于硅衬底，但是在其它衬底上构建的逻辑电路可能允许逻辑器件在单个步骤中直接集成到许多制造产品中，从而进一步降低成本。已经提出了使用诸如单壁碳纳米管的纳米尺度线来形成交叉结以充当存储器单元的器件。(参照 WO 01/03208, Nanoscopic Wire-Based Devices, Arrays, and Methods of Their Manufacture (基于纳米尺度线的器件、阵列及其制造方法)”；以及 Thomas Rueckes 等人的Carbon Nanotube-Based Nonvolatile Random Access Memory for Molecular Computing(用于分子计算的基于碳纳米管的非易失性随机存取存储器)”， kience (科学)，289卷，94-97页，2000年7月7日。)下文中这些器件称为纳米管线交叉存储器(NTWCM)。在这些提议中，悬置在其它线上的单独单壁纳米管线定义了存储器单元。 向一条线或两条线中写入电信号，使它们彼此物理吸引或排斥。每个物理状态(即吸引或排斥线)对应于一电状态。排斥线是开路结。吸引线是形成整流结的闭合状态。当将电功率从该结移走时，这些线保持它们的物理状态(以及因此的电学状态)，从而形成非易失性存储器单元。题为Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same (使用纳米管带的机电存储器阵列及其制作方法)”的美国专利 No. 6，919，592公开了诸如存储器单元的机电电路，其中电路包括具有导电迹线的结构和从衬底表面延伸的支承。可机电变形的纳米管带或开关由跨越导电迹线的支承悬置。每个带包括一个或多个纳米管。这些带通常从一层纳米管或纳米管的缠结结构选择性移除材料而形成。例如，如美国专利No. 6，919，592中所公开的，纳米结构物(nanofabric)可被图形化成带，且这些带可用作部件来创建非易失性机电存储器单元。带可响应于控制迹线和/ 或带的电刺激而机电地偏转。带的偏转物理状态可表示相应的信息状态。偏转的物理状态具有非易失性特征，意味着该带保持在其物理状态(以及因此的信息状态)，即使从存储器单元移除功率。如题为Electromechanical Three-Trace Junction Devices (机电三迹线结器件)”的美国专利No. 6，911，682中所公开的，三迹线架构可用于机电存储器单元，其中迹线中的两个是控制带偏转的电极。也已经提出了将机电双稳态器件用于数字信息存储(参照题为“Nonvolatile Memory Device Including a Micro-Mechanical Storage Element (包括微机械存储兀件的非易失性存储器件)，，的美国专利No. 4，979，149)。基于碳纳米管(包括其单层构建)和金属电极的双稳态、纳米机电开关的创建和操作已在具有与本专利技术共同的受让人的更早专利申请中详细描述，美国专利 No. 6，784，028,6, 835，591,6, 574，130,6, 643，165,6, 706，402,6, 919，592,6, 911，682、 和 6，924，538;美国专利申请 No. 2005_00620；35、2005-00；35367、2005-0036365、 2004-0181630 ；以及美国专利申请 No. 10/341005、10/341055、10/341054、10/341130，这些专利的内容通过引用整体结合于此(下文以及上文中的“所结合的专利参考文献”)。概述本专利技术提供制作双端纳米管开关、基于这些开关的存储器单元阵列、基于这些开关的熔丝/反熔丝器件、以及基于这些开关的可重新编程的配线的结构和方法。在一个方面中，双端开关器件包括第一导电端子和与第一端子间隔开的第二导电端子。该器件还包括具有至少一个纳米管的纳米管制品。该制品被排列成与第一和第二端子中每个的至少一部分重叠。该器件还包括与第一和第二端子中至少一个电连通的刺激电路。该刺激电路能够向第一和第二端子中至少一个施加第一电刺激以将第一和第二端子之间的器件电阻从相对较低的电阻变成相对较高电阻，并且能够向第一和第二端子中至少一个施加第二电刺激，将第一和第二端子之间的器件电阻从相对较高电阻变成相对较低电阻。第一和第二端子之间的相对较高电阻对应于该器件的第一状态，而第一和第二端子之间的相对较低电阻对应于该器件的第二状态。该器件的第一和第二状态可以是非易失性的。第一状态的电阻可以至少是第二状态的电阻的约十倍。在另一方面中，纳米管制品以受控的几何关系与第一端子的至少一部分重叠。受控的几何关本文档来自技高网...

【技术保护点】
１．一种双端存储器件，包括：第一导电端子；与所述第一导电端子间隔开的第二导电端子；具有多个纳米管的纳米管制品，所述纳米管制品被配置成与所述第一和第二导电端子电连通；以及与所述第一和第二导电端子中至少一个电连通的刺激电路，所述刺激电路被配置为在所述第一导电端子和第二导电端子之间形成第一电压差，从而将所述第一和第二导电端子之间的纳米管制品的电阻从相对较低电阻变成相对较高电阻，所述刺激电路被配置为在所述第一导电端子和第二导电端子之间形成第二电压差，从而将所述第一和第二导电端子之间的纳米管制品的电阻从相对较高电阻变成相对较低电阻，其中，所述第一和第二导电端子之间的纳米管制品的相对较高电阻对应于所述双端存储器件的第一状态，且所述第一和第二导电端子之间的纳米管制品的相对较低电阻对应于所述双端存储器件的第二状态，其中所述双端存储器件的所述第一和第二状态是非易失性的。

【技术特征摘要】
2005.05.09 US 60/679,029;2005.06.22 US 60/692,891;1.一种双端存储器件，包括第一导电端子；与所述第一导电端子间隔开的第二导电端子；具有多个纳米管的纳米管制品，所述纳米管制品被配置成与所述第一和第二导电端子电连通；以及与所述第一和第二导电端子中至少一个电连通的刺激电路，所述刺激电路被配置为在所述第一导电端子和第二导电端子之间形成第一电压差，从而将所述第一和第二导电端子之间的纳米管制品的电阻从相对较低电阻变成相对较高电阻，所述刺激电路被配置为在所述第一导电端子和第二导电端子之间形成第二电压差，从而将所述第一和第二导电端子之间的纳米管制品的电阻从相对较高电阻变成相对较低电阻，其中，所述第一和第二导电端子之间的纳米管制品的相对较高电阻对应于所述双端存储器件的第一状态，且所述第一和第二导电端子之间的纳米管制品的相对较低电阻对应于所述双端存储器件的第二状态，其中所述双端存储器件的所述第一和第二状态是非易失性的。2.如权利要求1所述的双端存储器件，其特征在于，选择所述双端存储器件的一个或多个热特性以充分减少流出所述纳米管制品的热量。3.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品以受控的几何关系与所述第二导电端子的至少一部分永久性重叠。4.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系被选择成使得电流在所述第一导电端子和所述纳米管制品之间相对较好地流动，并使得热量在所述第一导电端子与所述纳米管制品之间相对较差地流动。5.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系是l-150nm范围内的预定程度的重叠。6.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系是15-50nm范围内的预定程度的重叠。7.如权利要求3所述的双端存储器件，其特征在于，所述受控的几何关系是由所述第一导电端子的尺寸定义的预定程度的重叠。8.如权利要求1所述的双端存储器件，其特征在于，所述第一导电端子包括导电相对较好且导热相对较差的材料。9.如权利要求1所述的双端存储器件，其特征在于，还包括设置在所述纳米管制品上的钝化层。10.如权利要求9所述的双端存储器件，其特征在于，所述钝化层包括导热相对较差的材料。11.如权利要求10所述的双端存储器件，其特征在于，所述材料被选择成将热基本上限制在所述纳米管制品中。12.如权利要求1所述的双端存储器件，其特征在于，所述第一状态的电阻至少是所述第二状态的电阻的十倍。13.如权利要求1所述的双端存储器件，其特征在于，所述第一状态的阻抗至少是所述第二状态的阻抗的十倍。14.如权利要求1所述的双端存储器件，其特征在于，所述第一状态由约1兆欧姆以上的电阻表征。15.如权利要求1所述的双端存储器件，其特征在于，所述第二状态由约100千欧姆以下的电阻表征。16.如权利要求1所述的双端存储器件，其特征在于，所述第一电压差包括选择成提供擦除操作的电刺激。17.如权利要求16所述的双端存储器件，其特征在于，所述擦除操作包括所述刺激电路跨越所述第一和第二端子施加相对高电压。18.如权利要求17所述的双端存储器件，其特征在于，所述相对高电压在3-10V范围内。19.如权利要求16所述的双端存储器件，其特征在于，所述擦除操作包括所述刺激电路跨越所述第一和第二端子施加一个或多个电压脉冲，其中所述脉冲的幅度、所述脉冲的波形以及所述脉冲的数目一起足以将所述双端开关器件变成所述第一状态。20.如权利要求1所述的双端存储器件，其特征在于，所述第二电压差包括选择成提供编程操作的电刺激。21.如权利要求20所述的双端存储器件，其特征在于，所述编程操作包括所述刺激电路跨越所述第一和第二导电端子施加相对低电压和相对低电流。22.如权利要求21所述的双端存储器件，其特征在于，所述低电压在1-5V范围内，且相对低电流在IOOnA-IOOuA范围内。23.如权利要求20所述的双端存储器件，其特征在于，所述擦除操作包括所述刺激电路跨越所述第一和第二导电端子施加一个或多个电压脉冲，其中所述脉冲的幅度、所述脉冲的波形以及所述脉冲的数目一起足以将所述双端开关器件变成所述第二状态。24.如权利要求1所述的双端存储器件，其特征在于，所述刺激电路包括一电路，该电路被配置成在所述第一和第二导电端子之间排他地形成第三电压差，所述第三波形具有至少一个波形特征，该波形特征被选择为确定所述双端开关器件的状态。25.如权利要求M所述的双端存储器件，其特征在于，所述第三波形包括选择成提供非破坏性的读出操作的电刺激，其中所述刺激电路跨越所述第一和第二导电端子施加电压并感测所述第一和第二端子之间的电阻，所述电压足够低使其不改变所述器件的状态。26.如权利要求25所述的双端存储器件，其特征在于，所述电压小于约2V。27.如权利要求1所述的双端存储器件，其特征在于，所述第一和第二导电端子中至少一个与所述纳米管制品的边缘永久性重叠。28.如权利要求1所述的双端存储器件，其特征在于，所述纳米管制品的相对的末端分别与所述第一和第二导电端子的每一个的至少一部分永久性重叠。29.如权利要求1所述的双端存储器件，其特征在于，所述第一和第二导电端子之一是与所述纳米管制品的外围永久性重叠并且与所述纳米管制品的中心区域不重叠的相框结构。30.如权利要求四所述的双端存储器件，其特征在于，所述第一和第二导电端子的另一个与所述纳米管制品的中心区域永久性重叠。31.如权利要求1所述的双端存储器件，其特征在于，所述第一导电端子具有多个表面，其中所述纳米管制品基本上顺应所述多个表面中的一个...

【专利技术属性】
技术研发人员：F·郭，M·梅恩霍德，S·L·孔瑟科，T·鲁克斯，X·M·H·黄，R·斯瓦拉贾，M·斯特拉斯伯格，C·L·伯廷，
申请(专利权)人：南泰若股份有限公司，
类型：发明
国别省市：US