3D集成电路的设计和验证制造技术

一种设计３Ｄ集成电路（３Ｄ　ＩＣ）的方法，包括提供对应于３Ｄ　ＩＣ的第一器件的第一版图和对应于３Ｄ　ＩＣ的第二器件的第二版图。一种验证，如ＬＶＳ或ＤＲＣ，不仅可以在每个器件上单独执行，而且为了保证器件之间的完全连通性而执行。该验证可以在包括第一和第二管芯的界面层的单个版图文件（如ＧＤＳ　Ⅱ文件）上执行。采用包括第一和第二器件的界面层的版图可为３Ｄ　ＩＣ确定虚布局构图。

【技术实现步骤摘要】

本专利技术一般涉及三维(3D)集成电路的物理设计和验证。技术背景3D集成电路(3D IC)包括半导体器件，具有两层或更多层集成的有 源电子元件(如垂直堆叠和连接)以形成集成电路。各种形式的3D IC技 术普遍得到发展，包括管芯-管芯堆叠、管芯-晶片堆叠和晶片-晶片堆叠。 在3DIC技术中，电子元件(如集成电路)设置于两个或多个衬底上，并 进行封装以形成单个的集成电路。在切成单个的管芯之后或者处于晶片形 式(可能之后被切开)的时候，电子元件被排列和连接在一起。电子元件 之间进行垂直连接，如通过采用穿透的硅通孔(TSV)技术。然后堆叠的 管芯可以被封装，这样输入输出端子(I/O)可以给3DIC提供连接。3D IC技术期望可以在更小的面积内以增长的速度允许提供更多的功 能(例如，可以提供更短的垂直连接以减小延迟)。然而，3DIC技术也面 临挑战。每个电子元件或器件(如管芯)本身包括复杂的设计特性。堆叠 的管芯的相互作用引起了更大的设计难题，这些难题还没有被设计者，包 括CAD工具的开发者所解决。堆叠的管芯之间的物理连接和电气连接都必 须精确并且稳定。需要有改进的连接方法以及该方法的验证。
技术实现思路
本专利技术提供了 一种设计集成电路的方法，包括提供与第 一器件相关的 第一版图和与第二器件相关的第二版图。第一器件和第二器件形成3D集成 电路(3DIC)。第三版图被生成并且包括第一版图的一部分和第二版图的 一部分。在一个实施例中，第一和第二版图的该部分包括界面层。虚布局 (dummy feature )被嵌入第三版图中以生成虚布局版图。虚布局版图合并5到第一版图和第二版图中。虚布局版图可以映射在它的y轴上，这样例如当第一和第二器件堆叠在3DIC中时，可以完全对准。本专利技术还提供了一种方法，包括提供对应于3D集成电路(3DIC)的 第一器件的第一版图和3D IC的第二版图。每个版图包括界面层。进行界 面层的验证。验证包括进行设计规则检查(DRC )或版图电路图比对(LVS ) 检查。在一个实施例中，LVS检查在包括第一和第二版图的并排视图的单 一的版图文件上4丸行。在一个实施例中，验证包括进行两个LVS-睑证，一 个在与第二版图的界面层合并的第一版图上， 一个在与第一版图的界面层 合并的第二版图上。在一个实施例中，验证为DRC验证。DRC验证可以 在第一和第二界面层上进行。本专利技术还提供了一种设计3D IC的方法，包括提供包括3D IC的第一 管芯的界面层的第一版图和包括3D IC的第二管芯的界面层的第二版图。 第一和第二版图，或其中的部分，合并形成一个单一的版图文件。对该单 一的版图文件进行验证。验证包括版图电路图比对(LVS)验证和设计规 则检查(DRC)验证中的其中至少一种。使用单一的版图文件放置虚布局。附图说明从以下详细的描述中参考附图可以更好的理解本专利技术的各个方面。需 要强调的是，根据行业的标准实践，各个布局(feature)不是按比例绘制的。 实际上，各布局的尺寸为了便于清楚的说明可以任意的扩大或缩小。图1为3DIC的一个实施例的截面图；图2是为3D IC提供虚布局构图的方法的实施例的流程图；图3为图2所示方法的实施例的方框图；图4是为3D IC的器件提供虛布局构图的方法的实施例的流程图；图5为3DIC的设计验证方法的实施例的流程图；图6和图7为使用图5所示方法的设计文件的实施例的俯视图；图8为3DIC的界面层的排列的实施例的截面图；图9为3D IC的设计验证方法的实施例的流程图；图10为3DIC的器件的物理布局的设计方法的实施例的流程图；图ll为使用图IO所示方法的实施例的3D IC的器件的物理布局设计 的实施例的俯视图；图12为用于完成在此描述的方法的系统的实施例的方框图。具体实施方式可以理解，这里提供的具体实施方式作为示例以教导更广泛的专利技术构 思，本领域技术人员可以容易的将本专利技术的教导用于其他方法和系统。另 外，可以理解，本专利技术所讨论的方法和系统包括一些通用的结构和/或过程。 因为这些结构和过程是本领域公知的，所以它们将仅被讨论到一般细节。 为了方便和示例，附图中的标号可能会重复出现，这些重复并不代表附图 中的特征或步骤的任何必需的组合。另外，尽管这里描述了用于3D IC的 设计和验证的方法，本领域技术人员应当承认，其他的设计过程也可能受 益于本专利技术的公开。这里详细描述了用于3D IC的包括版图电路图比对 (LVS)和设计规则^r查(DRC)的验证方法，然而，其他设计过程，如 光学邻近校正(OPC),也在本专利技术公开范围之内。参考图1，示出了一种3D集成电路(3D IC) 100。该3D IC 100包括 两个器件，顶管芯110和底管芯120。尽管这里提到为顶和底管芯，但描 述性的术语仅仅是相对的，并不表示器件的任何绝对的方位。其他术语也 用于便于描述以及描绘包括在3D IC中的多个器件(如管芯)，例如第一 层器件和第二层器件。此外，这些术语没有提供器件的绝对排列，而只是 用于3D IC的器件之间的区分。例如，器件(如管芯)的排列可以是垂直 的、水平的或其组合。3DIC的一个或多个器件可以形成在分开而且独立的 衬底上，然后与其他3D IC的器件进行物理的或电气的连接，之后被封装 形成为单一的3D IC器件。顶管芯110包括衬底112。衬底112可以包括半导体衬底(如晶片)， 以及包括提供器件布局(如晶体管)的有源和/或隔离区。这些区域和布局 可以采用多个导电的、绝缘的和/或半导体的层形成。穿透的硅通孔(TSV) 113穿过衬底112,这样焊垫U4可以可操作地连接到穿透的硅通孔113上。 焊垫114可以在粘结层上。焊垫114包括I/0焊盘，其提供到3DIC100的连接，包括到管芯110和管芯122的电气连接。电介质层116 (例如层间 介质ILD)可以形成在衬底112上。在一个实施例中，电介质层116包括 磷硅玻璃(PSG)。在电介质层116上可以形成一个或多个互连层118。互 连层118包括导线(如线路或布线)、通孔和/或居间的层间介质(ILD)。 互连层118连接到衬底112的有源器件上。互连层118在本领域代表性的 被称为"金属层"(如金属l，金属2)。然而，任何导电材料都可以提供 互连。通孔117也提供到衬底112的有源器件的电气连接。界面层120形 成在互连层118上。界面层120包括最靠近底管芯122的层。界面层120 的一部分可以直接连接到3D IC的其它器件(如底管芯122)上。界面层 120包括电介质区120a和导电粘结区120b。电介质区120a可以从导电粘 结区120b凹进。在一个实施例中，导电粘结区120b包括铜(如铜焊盘)。 界面层120也可以被称为"顶层金属"层。在一个实施例中，界面层120 是顶层(如最上面)互连层，如上面关于互连层118所述。界面层120可 以包括电介质区、导电线路、包括探针焊盘和焊垫的导电焊盘可操作的提 供到其它管芯的连接。底管芯122包括衬底124。衬底124可以包括半导体村底(例如晶片) 以及包括形成器件布局(如晶体管)的有源和/或隔离区，并且可以基本与 衬底112相似。电介质层125 (如ILD)形成于衬底124上并且基本与层 116相本文档来自技高网...

【技术保护点】
一种设计集成电路的方法，包括：　提供与第一器件相关的第一版图；　提供与第二器件相关的第二版图，其中所述第一器件和所述第二器件形成３Ｄ集成电路（３Ｄ　ＩＣ）；　生成第三版图，其中所述第三版图至少包括所述第一版图的一部分和所述 第二版图的一部分；　在所述第三版图中嵌入虚布局以形成虚布局版图；　将所述虚布局版图合并到所述第一版图中；以及　将所述虚布局版图合并到所述第二版图中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王中兴，蔡志昇，刘盈麟，林凯筠，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]