本发明专利技术公开了一种高速接口数据缓存器及其数据缓存控制方法，该数据缓存器包括：用于在异步时钟域间缓冲数据的数据存储单元、用于控制数据存储单元的读写操作的缓存读写控制单元、用于与缓存读写控制单元交换控制和状态信息的控制状态寄存器和用于在数据存储单元位宽和总线位宽不相同时进行位宽转换的位宽转换单元。该数据缓存控制过程是：包处理引擎采用面向单元的方式向缓存读写控制单元发送读写指令；采用发送标志状态寄存器保存缓存器存储状态；用缓存器数据本身来控制数据发送；使用自增指针来实现有序的数据发送。本发明专利技术具有控制灵活性强和数据传输效率高的优点，用于网络处理器与数据链路层设备的多端口高速数据交换。
【技术实现步骤摘要】
本专利技术属于数据通信
，涉及数据缓存，特别是一种用于高速交换 接口的数据缓存器及其数据缓存控制方法，用于网络处理器与链路层设备的数据交 换。
技术介绍
随着网络通信技术的发展，互联网的数据流量呈现几何级数的增长，网络带宽 从几年前的2Gbps已增长到现在的40Gbps，这对交换机和路由器数据处理能力的要 求越来越高，另外，为适应不同的工作环境和网络服务质量QoS的要求，还要求网 络交换设备具备更加灵活的可编程性和可扩展性，因此网络处理器由于兼具高灵活 性和高性能己经逐渐代替了传统的通用处理器和专用集成电路而广泛应用于网络交 换设备中。图1为典型的网络处理器结构图，图1中的数据交换接口完成网络数据包的接 收和发送功能，在网络处理器转发数据包的过程中，数据包的接收和发送占据了大 量的时间，因此合理的设计数据交换接口部件可以有效的提高网络处理器的性能。 数据交换接口在包处理引擎和网络处理器外部的OSI低层次设备之间传递数据包。 一方面，包处理引擎通常工作在较高的频率以处理大量的数据包，而外部设备通常 以较低的频率运行；另一方面，网络数据包具有突发性的特点，所以数据交换接口 的一个重要的功能就是异步时钟域之间的数据缓冲。目前用于异步时钟域数据接口的缓冲方法，主要是基于异步FIFO技术。异步 FIFO是采用双端口 RAM，读写时钟分别位于不同的时钟域，按照先入先出的顺序 写入和读出数据。在面向网络数据包的缓冲时，异步FIFO结构存在以下缺陷.1. FIFO缓冲器的数据存取严格按照先入先出的顺序，数据必须按照写入的顺 序被读出，而网络处理器通常采用多个并行处理核心或线程处理多个端口的数据包 转发，这种严格的顺序要求限制了并行处理系统面向多端口处理的灵活性；2. FIFO的存储状态是半透明的，外界只能通过空满标志或者半满半空等信号 来获得FIFO的棊本存储状态，且这些标志的产生需要很复杂的逻辑电路，诸如格雷码转换、地址比较运算等。3.网络处理器对网络数据包的处理通常以块传输的方式进行，比如执行一次接 收需要接收64字节的网络数据，这种块传输能够适应IP数据包的特点，而FIFO 的存取单位与RAM的数据宽度相同， 一个数据存储单元只能是32位或64位这种 较小的长度，不利于支持块传输。
技术实现思路
本专利技术的目的在于针对传统的基于异步FIFO缓冲器的数据缓存在用于网络 处理器数据交换接口时存在的不足，提供一种高速数据交换接口的数据缓存器及其 数据缓存控制方法，以使得数据在缓存中的写入和读取具有较高的灵活性，更加适 用于多线程多处理器并行处理的要求和更好的支持多端口的数据交换，且在无需复 杂的空满标志产生逻辑的条件下实现存储状态的全透明，同时适应IP数据包的结构 特点和满足块传输的要求。为实现上述目的，本专利技术提供的高速接口数据缓存器，包括数据存储单元、缓存读写控制单元、位宽转换单元，控制和状态寄存器单元，该缓存读写控制单元 与控制和状态寄存器单元双向连接，并向数据存储单元提供控制信号，该数据存储单元的数据写入和读出通过位宽转换单元后连接到外部数据总线，其中数据存储单元，采用两块位宽为64比特的双端口静态随机存储器SRAM构 成，两块SRAM存储器分别作为接收缓存器和发送缓存器；位宽转换单元，包括第一位宽转换模块，位于发送缓存器的数据写入端口， 用于将数据由内部总线的32位位宽转换为发送缓存器的64位位宽；第二位宽转换 模块，位于发送缓存器的数据读出端口，用于将数据由发送缓存器的64位位宽转换 为外部数据总线位宽；第三位宽转换模块，位于接收缓存器的数据读出端口，用于 将数据由接收缓存器的64位位宽转换为内部总线的32位位宽;第四位宽转换模块， 位于接收缓存器的数据写入端口，用于将数据由外部数据总线位宽转换为接收缓存 器的64位位宽。.控制状态寄存器单元，包括发送标志状态寄存器、接收控制寄存器和接收 状态寄存器，该发送标志状态寄存器用于存储发送缓存器各个单元的数据有效标志， 该接收控制寄存器用于接受包处理引擎的写接收缓存器指令，产生接收数据的控制 信息，该接收状态寄存器用于保存数据接收的状态信息。所述的每块SRAM存储器均进行单元划分，每个单元具有80字节的存储6空间；每个单元的存储空间中有64字节用来存放常规的网络数据包，另外16字节 用来存放控制信息、状态信息和扩展数据。为实现上述目的，本专利技术提供的高速接口数据缓存控制方法，包括如下步骤a. 接收控制寄存器获得包处理引擎发出的数据接收控制信息，接收缓存写控 制模块在该控制信息的控制下从外部数据总线接收数据并存入接收缓存器，并将 接收信息写入接收状态寄存器；b. 包处理引擎读取接收状态寄存器，根据读取的信息发出读接收缓存器指 令，接收缓存读控制模块得到指令后将数据从接收缓存器读出并发送给包处理引 擎sc. 包处理引擎对接收到的数据进行査找表匹配、包头改写的处理，读取发送 标志状态寄存器用以查找空闲的发送缓存器单元，之后向发送缓存器写控制模块 发出写发送缓存器指令，发送缓存器写控制模块将包处理引擎的发送控制信息和待发送数据写入发送缓存器，并更新发送标志状态寄存器；d. 发送缓存读控制模块根据其自增指针的位置，在指针所指发送缓存器单元 数据有效的情况下，按照发送缓存器单元中发送控制信息字段的要求将数据发送 到外部数据总线，并更新发送标志状态寄存器。本专利技术具有以下优点1) 本专利技术由于将SRAM存储器构造成单元的形式，每个单元的数据量与网络处理器执行一次块传输的数据量相匹配，同时也与IP数据包的64字节最小长度相 匹配，另外每个单元还能够存储扩展数据和控制信息，增加了数据传输的灵活性；2) 本专利技术由于设置缓存器中单元的数量远小于SRAM存储器的地址数量，因 而能够为每个单元设置一个标志位，进一步使得数据缓存器的存储状态对于包处理 引擎完全透明，无需异步FIFO的空满标志产生逻辑就提供更详细的缓存器存储状 态；3) 本专利技术由于采用除发送缓存器的读取采用自增指针外，写发送缓存器、读接 收缓存器和写接收缓存器操作均是通过显式的给定单元号来执行，因而在并行处理 器处理多端口数据的环境下，大大增加了数据交换的灵活性；4) 本专利技术由于采用在发送缓存器单元的IO个字节存储空间中，除8个字节的 常规数据和l个字节的扩展数据外，还有l个空闲字节，将其加以有效利用，用来 存储发送控制信息，避免在使用控制寄存器在异步时钟域传送信息时产生的亚稳态问题，且省略了一组控制寄存器，进而省略了一段指令改写寄存器的延迟，不但提 高了电路可靠性，而且提高了数据发送效率。5)本专利技术由于采用位宽转换装置，使得该缓存实现方案能够支持多种位宽的总 线数据传输，为网络处理器支持多种外部设备提供了保障。 附图说明图1为典型的网络处理器结构图；图2为本专利技术的数据缓存器框图；图3为本专利技术的数据缓存器结构示意4为本专利技术的缓存器单元划分结构示意图；图5为本专利技术的数据缓存控制过程图。具体实施方式参照图2和图3，本专利技术的数据缓存器主要由数据存储单元、缓存读写控制单元、位宽转换单元，控制状态寄存器单元组成。其中所述的数据存储单元，由SRAM存储器构成，SRAM读写位宽为64位，有效 地址数量为320，寻址空间为0x000到本文档来自技高网...
【技术保护点】
一种高速接口数据缓存器，包括数据存储单元、缓存读写控制单元、位宽转换单元，控制和状态寄存器单元，该缓存读写控制单元与控制和状态寄存器单元双向连接，并向数据存储单元提供控制信号，该数据存储单元的数据写入和读出通过位宽转换单元后连接到外部数据总线，其特征在于： 数据存储单元，采用两块位宽为６４比特的双端口静态随机存储器ＳＲＡＭ构成，两块ＳＲＡＭ存储器分别作为接收缓存器和发送缓存器； 缓存读写控制单元，包含发送缓存写控制模块、发送缓存读控制模块、接收缓存写控制模块和接收缓存读控制模块，该发送缓存读控制模块中设有一个递增读指针指向发送缓存单元； 位宽转换单元，包括第一位宽转换模块，它位于发送缓存器的数据写入端口，用于将数据由内部总线的３２位位宽转换为发送缓存器的６４位位宽；第二位宽转换模块，它位于发送缓存器的数据读出端口，用于将数据由发送缓存器的６４位位宽转换为外部数据总线位宽；第三位宽转换模块，它位于接收缓存器的数据读出端口，用于将数据由接收缓存器的６４位位宽转换为内部总线的３２位位宽；第四位宽转换模块，它位于接收缓存器的数据写入端口，用于将数据由外部数据总线位宽转换为接收缓存器的６４位位宽； 控制状态寄存器单元，包括发送标志状态寄存器、接收控制寄存器和接收状态寄存器，该发送标志状态寄存器用于存储发送缓存器各个单元的数据有效标志，该接收控制寄存器用于接受包处理引擎的写接收缓存器指令，产生接收数据的控制信息，该接收状态寄存器用于保存数据接收的状态信息。...
【技术特征摘要】
【专利技术属性】
技术研发人员：郝跃，刘宇，马佩军，李康，史江义，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[中国|西安]
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