有电性连接垫金属保护层的半导体封装基板结构及其制法制造技术

技术编号:3729184 阅读:175 留言:0更新日期:2012-04-11 18:40
一种有电性连接垫金属保护层的半导体封装基板结构,其特征在于,该半导体封装基板结构包括:    至少一绝缘层,该绝缘层中形成多个导电盲孔,以电性连接至覆盖在绝缘层下的内层线路;    至少一图形线路层,通过一导电膜以电镀方式形成在该绝缘层上,且该图形线路层包括多个电性连接垫,其中至少有一电性连接垫电性连接至导电盲孔;以及    至少一阻障金属层,完整覆盖住电性连接垫的上表面。(*该技术在2023年保护过期,可自由使用*)

【技术实现步骤摘要】

本专利技术是关于一种有电性连接垫金属保护层的半导体封装基板结构及其制法,特别是关于一种在制作基板线路与导电盲孔时,同时在基板的电性连接垫上形成金属保护层的结构及其制程方法。
技术介绍
在电子产品轻薄短小、多功能、高速及高频化的发展趋势下,印刷电路板(PCB)或IC封装基板技术也向细线路及小孔径发展。目前印刷电路板或IC封装基板制程从传统100μm以上的线路尺寸包括导线宽(Line width)、导线间距(Space)与深宽比(Aspect ratio),降至约30μm,并研发更小的线路精度。现有技术中,当基板导线尺寸在40μm以上时,一般采用成本低廉且蚀刻快速的传统蚀刻法,如图1A及图1B所示,在绝缘层10的表面上形成金属层11,接着在金属层11上涂布一阻层12,再利用湿蚀刻法,采用强酸或强碱蚀刻液13(Etchant)的扩散效应(Diffusion)与待蚀刻的金属层11的表面分子进行化学反应,以完成蚀刻移除,这种减成(Subtractive)蚀刻法具有高蚀刻速率与低使用成本,且蚀刻后的导电层均匀度(Uniformity)较高,由于该蚀刻法是通过蚀刻液13与特定材料的化学反应完成的,因此其蚀刻选择性(Selectivity)比其它方法好,不会去掉不想要蚀刻的其它材料,但是由于这种湿蚀刻为等向性(Isotropic)蚀刻,因此在向下蚀刻时将导致如图1B所示的底切(Undercut)现象14,影响制程的精度,这种湿蚀刻法的质量传递(Mass transport)精度的限制,使其蚀刻的导线尺寸的精度难以再往下发展。一般用于半导体制程的干蚀刻法(Dry etching),不论是飞溅蚀刻(Sputtering etching)还是电浆蚀刻(Plasma etching),其各向异性(Anisotropic)的蚀刻特性虽然可达到较细的蚀刻精度并缩小了导线的线宽,但是其每分钟仅能蚀刻几个纳米(nm)的低蚀刻速率,只适用于芯片厚度较薄的半导体芯片,对于厚度较厚(5至30μm)的封装基板,干蚀刻法耗费的时间成本太大,同时,干蚀刻法是用离子轰击待蚀刻表面的物理蚀刻法,其蚀刻选择性并不理想,因此若采用干蚀刻法全程制作封装基板,也可能会有导电层遭受污染的问题。与传统的减成(Substractive)蚀刻法比较,目前产业界采用能够制造更细线路的加成(Additive)法,以满足更高密度的电路板的需求,典型方法是用非电镀铜在绝缘电路板上形成一晶种层(Seedlayer),再在绝缘层上直接形成电路层,这种方法可再分为完全加成(Fully-additive)法及半加成(Semi-additive)法两种制程,以避免蚀刻时遇到的问题。目前可制作较细电路的半加成法的典型制程如图2A至图2F所示。请参阅图2A,首先,核心电路板20包括多个已图案化的电路层21,位于两个电路层21间的绝缘层22,以及作为该电路层21间的电性内连接的电镀导通孔23。如图2B所示,再提供两个有机绝缘层24,通过真空压合到核心电路板20的表面。请参阅图2C,接着,在有机绝缘层24中图案化,形成多个开孔240,显露出部分的电路层21,并在有机绝缘层24表面形成非电镀铜薄层25。请参阅图2D,在非电镀铜薄层25上布设一图案化的阻层(Resistlayer)26,使阻层26形成多个开口(Opening)260,以外露出该非电镀铜薄层25。请参阅图2E,再利用电镀方式在阻层开口260中形成线路层27,该电镀金属层一般可为金属铜构成的导电线路。请参阅图2F,之后,再去掉阻层26及其覆盖的非电镀铜薄层25后,即可形成一增层式的四层基板200。其中,用于半导体封装基板的表面形成有多个由铜材料组成的导电线路,并由其部分表面形成电性连接垫,以传输电信号或电源,同时,在电性连接垫的外露表面一般会形成有如镍/金(Ni/Au)的金属层,以有效提供电性连接垫与导电组件如金线、凸块或焊球与芯片或电路板的电性耦合,也可避免因外界环境影响导致电性连接垫本体的氧化。该电性连接垫可为半导体倒装芯片封装基板与芯片电性耦合的凸块焊垫(Bump pad)或预焊锡焊垫(Presolder pad),该电性连接垫也可为打线式半导体封装基板与芯片电性耦合的焊垫(Finger),以及例如封装基板与电路板电性耦合的焊球垫(Ball pad)。通过在电性连接垫本体外露表面形成镍/金金属层,使包覆在镍/金金属层内的电性连接垫(通常为金属铜)不易因外界环境影响而氧化,以提高凸块、预焊锡或焊球等植设于电性连接垫的电性连接品质。目前由于半加成法(SAP)制程的全面导通用的非电镀铜薄层,在线路图形电镀(Pattem plating)制程完成后就加以蚀刻(Etching)去掉,而后为保护电镀线路层免受外界环境污染,即在基板表面进行形成拒焊剂(绿漆)制程,并使电性连接垫形成有镍/金(Ni/Au)金属层的表面显露出拒焊层的开孔,因为先前电镀导通用的非电镀铜层已去除,故通常必须采用非电镀(Electro-less)方式,即无外来电压的驱动力量(Drivingforce),加以进行。请参阅图2G及图2H,图中显示的是现有技术中在封装基板的电性连接垫表面利用非电镀方式,即化学镍/金制程,形成镍/金金属层的方法示意图。请参阅图2G,如前所述,为使其中的镍/金金属层正确沉积在电性连接垫的表面,在形成图形的线路层27的封装基板200表面上,印刷(Printing)或涂布(Coating)如绿漆的拒焊层(Soldermask)28,且该封装基板200表面的线路层27包括多个电性连接垫270,并使拒焊层28在电性连接垫270处形成开孔280,以曝露出电性连接垫270。请参阅图2H,进行化学镍/金制程时,将基板200进行化镍浸金制程(Electroless Nickel/Immersion Gold(EN/IG)),通过拒焊层的开孔280,使镍/金金属层29沉积在露出拒焊层开孔280的电性连接垫270表面。因此,如上所述,由于半加成法(SAP)制程是电镀图形线路供电流导通用的非电镀铜薄层,在线路图案化完成后即去掉,然后要形成的镍金金属层因电镀导通用的非电镀铜层已去除,故必须采用非电镀式形成,一般采用的化学镍/金制程中的制程液体将会对形成在封装基板表面的拒焊层进行腐蚀性攻击,造成拒焊层的剥离(Peeling)与电性连接垫上的镍/金金属层污染等可靠性降低的问题。此外,为符合市场需求,半导体封装结构力求轻薄短小,芯片也朝小尺寸、高集成化(Integration)发展,因此,作为芯片承载件(Chipcarrier)的半导体封装基板最好布设有高密度的电性连接垫,以使承载在基板上的芯片能够与基板形成良好且完整的电性连接,令高集成化的芯片能够运作自如,从而完全发挥其功能及特性。但是由于布有导线的IC封装基板有制程上的限制,其传递芯片信号与改善频宽、控制阻抗等功能的受限,成为高输入/输出(I/O)类封装件的发展障碍,且由于基板制程占有封装成本的20%至50%,因此在半导体芯片的集成电路制程已缩小到0.13μm,且封装尺寸也不断缩小,几乎与芯片同大(约仅为芯片的1.2倍)时,如何开发与其搭配的细线路(Fine circuit)、高密度与小孔径的封装基本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员:许诗滨蔡琨辰
申请(专利权)人:全懋精密科技股份有限公司
类型:发明
国别省市:

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