本发明专利技术涉及一种信号与信息处理技术领域的多项式插值装置及其转置装置，多项式插值装置包括：第一延时模块、系数模块、第二延时模块、加法器模块、乘／加模块，它们依次顺序连接。所述转置装置包括两种，一种是对多项式插值装置中的各分支ＦＩＲ滤波器转置得到的转置装置，另一种是对整个多项式插值装置进行转置得到的转置装置。本发明专利技术在不增加乘法器个数的前提下，对传统的多项式插值装置Ｆａｒｒｏｗ插值装置进行了优化。本发明专利技术装置和Ｆａｒｒｏｗ插值装置相比，在相同的插值性能条件下，具有系数少、易于实现低功耗的硬件设计等优点。
【技术实现步骤摘要】
本专利技术涉及的是信息处理
的装置，具体地说，涉及的是一种多项式插值装置及其转置装置。
技术介绍
数字插值即在两点或多点之间，通过控制插值变量，在已知的点与点之间插出需要的值，也可以在所有已知点之外插值。由于通常是在点与点之间插值，因此插值器也叫内插器。数字插值器在通信、信号处理等领域里有着广泛的应用。该技术可以应用到图像处理、视频处理、全数字接收机中的采样钟同步(定时同步)、正交频分复用(OFDM)系统中的信道估计与均衡等。数字插值在数字通信和信号处理领域即为滤波。对信号的时域插值可以用于定时同步，这可以等效为信号在频域中的相位旋转；对信号的频域插值可以用于载波同步，在多载波通信系统中可以通过数字插值在频域调整各个子载波的位置，信号的频域插值可以等效为信号在时域中的相位旋转。对于插值器的设计通常包括两个主要步骤，一是插值器系数的获取，二是根据系数用硬件电路实现。插值器系数的获取需要通常需要在以下条件下实现：物理模型、理想数学模型、约束条件、设计准则、插值基底和感兴趣的区域。就约束条件而言，通常有：时域约束条件，频域约束条件。拉格朗日约束条件就是一种时域约束条件。就设计准则或代价函数而言，通常有：最小均方差(MMSE)、归一化最小均方差(NMMSE)、根最小均方差(RMMSE)、峰值失真(P-D)等。就插值基底而言，通常有：多项式插值、三角函数插值。对多项式插值还包括：高斯插值、勒让德插值、拉格朗日插值等。三角函数插值包括：正弦插值、余弦插值、正余弦插值等。在相同的准则、约束和感兴趣的区域的限制下，如果这些插值基底是无限维的，从理论上讲，利用这些插值基底都可以无限精度地接近理想的数学模型，且它们的性能是等价的。然而插值器在具体实现过程中，不可能用无限维的基底去线性表示它，因此即使同是多项式插值，甚至在相同的约束条件下，-->且感兴趣的区域相同，只要插值基底不同，其性能也可能是不同的。在硬件实现插值器时，总是希望设计的复杂性越小越好；总希望降低硬件实现的资源开销，降低能耗以利于便携式接收。基于三角函数的插值器在相同的阶数条件下性能略优于基于多项式插值的插值器，但是实现此插值器必须设计正弦或余弦函数的查找表，还需要计算输入信号的傅立叶级数。因此，在数字通信系统中，多项式插值可能是实现分数时延插值器最有效的插值器，因为它可以用Farrow插值装置来降低插值器实现的复杂性。Farrow插值装置是1988年由C.W.Farrow提出的。它可以用于实现多项式插值，图4给出了典型的Farrow插值装置的示意图。它由一组(M+1)个的分支滤波器构成，每一个分支用传统的横向抽头滤波器实现，包含了2N个抽头，其中M是插值器的最高次幂，也即阶数，N为插值器的长度。Farrow插值装置被广泛应用于通信和信号处理的各个方面，包括全数字接收机中的采样钟同步(定时同步)、正交频分复用(OFDM)系统中的信道估计与均衡等。在Farrow的基础上，C.K.S.Pun，Y.C.Wu，S.C.Chan，和K.L.Ho，在2003年的Signal processingletters(信号处理快报)发表的文章″On the design and efficientimplementation of the Farrow structure″(设计和有效地实现Farrow结构)中，对Farrow插值装置中的各个分支FIR滤波进行转置，使得输入数据能在同一时刻进入各个滤波器的抽头量化器中，以便于统一地对抽头系数进行循环移位，再简化硬件。另外D.Babic，.Vesma，T.Saramaki，和M.Renfor，在2002年Circuits and Systems，2002.ISCAS 2002.IEEE International Symposiumon(IEEEE 2002年电路与系统国际研讨会)上发表的论文″Implementation of thetransposed Farrow structure″(Farrow转置结构的实现)中，对Farrow插值装置进行了整体转置，除了使得输入数据能在同一时刻进入各个滤波器的抽头量化器中以简化硬件以外，还可以同时完成数据的抽取工作，使得插值器可以工作在更低的速率之上。但是，由于Farrow插值装置和一个大小为(M+1)×2N的系数矩阵HM+1，2N一一对应，系数总共有2MN+2N个。那么在具体用硬件实现时，需要同时考虑所有的这些插值系数。以上提及的两种方法都没有从系数的个数上对Farrow插值装置进行根本性的优化。-->
技术实现思路
本专利技术针对现有技术的不足，提供了一种多项式插值装置及其转置装置，在相同的插值性能条件下，采用该插值装置具有更少的系数，可以用更少的硬件资源实现多项式插值，易于实现低功耗的硬件设计等优点。本专利技术装置可以满足在图像处理、视频处理、全数字接收机中的采样钟同步(定时同步)、正交频分复用(OFDM)系统中的信道估计等
对最佳多项式插值的需求。本专利技术是通过以下技术方案实现的：本专利技术所涉及的多项式插值装置，包括：第一延时模块、系数模块、第二延时模块、加法器模块、乘/加模块，其中：所述的第一延时模块，与数据输入和系数模块分别相连，是一个有M-1行的延时模块，除第一行的延时个数为N-1外，其余各行的个数为2N—1，总共有大小为2MN-3N-M+1个延时单元；其中M是插值器的最高次幂(阶数)，N为插值器的长度；所述的系数模块，与第一延时模块和第二延时模块分别相连，是一个有M-1行的系数模块，除最后一行的系数个数为N外其余各行的系数个数都为2N；所述的第二延时模块，与系数矩阵和加法器模块相连，是一个有N+2列的延时模块，且每列分别有2N-1，2N-3，…，5，3，1，1个延时单元的延时模块，总数为N2+1个延时单元；所述的加法器模块：与第二延时模块和乘/加模块相连，是一个有M列的加法模块，除最后一列要做2MN-2N+1次加法外，其余列需要做(M-1)(2N-1)次加法；所述的乘/加模块，与插值间隔输入、加法器模块和数据输出相连，是一个乘法器和加法器成对出现的计算单元，即一个计算单元包括一个乘法器和一个加法器，共有M个计算单元。上述装置中，所述第一延时模块和系数模块构成的M-1个FIR滤波器，且第一个FIR滤波器的抽头个数小于等于N，其余M-2个FIR滤波器的抽头个数小于等于2N-1。本专利技术所涉及的多项式插值装置的转置装置，包括两种，一种是对多项式插值装置中的各分支FIR滤波器转置得到的，即多项式插值分支转置装置，另一种-->是对整个多项式插值装置进行转置得到的，即多项式插值整体转置装置，以下分别进行说明。本专利技术所述的多项式插值分支转置装置，包括：系数模块、第三延时模块、第四延时模块、加法器模块、乘/加模块，其中：所述的系数模块，与数据输入和第三延时模块分别相连，是一个有M-1行的系数模块，除最后一行的系数个数为N外其余各行的系数个数都为2N；所述的第三延时模块，与系数模块和第四延时模块分别相连，是一个有M-1行的延时模块，除第一行的延时个数为N-1外，其余各行的个数为2N—1，总共有大小为2MN-3N-M+1个延时单元；其中M是插值器的最高次幂(阶数)，N为插值本文档来自技高网...
【技术保护点】
一种多项式插值装置，其特征在于包括：第一延时模块、系数模块、第二延时模块、加法器模块、乘／加模块，其中： 所述的第一延时模块，与数据输入和系数模块分别相连，是一个有Ｍ－１行的延时模块，除第一行的延时个数为Ｎ－１外，其余各行的个数为２Ｎ －１，总共有大小为２ＭＮ－３Ｎ－Ｍ＋１个延时单元，其中Ｍ是插值器的最高次幂即阶数，Ｎ为插值器的长度； 所述的系数模块，与第一延时模块和第二延时模块分别相连，是一个有Ｍ－１行的系数模块，除最后一行的系数个数为Ｎ外其余各行的系数个数都为２ Ｎ； 所述的第二延时模块，与系数矩阵和加法器模块相连，是一个有Ｎ＋２列的延时模块，且每列分别有２Ｎ－１，２Ｎ－３，…，５，３，１，１个延时单元的延时模块，总数为Ｎ↑［２］＋１个延时单元； 所述的加法器模块，与第二延时模块和乘／加 模块相连，是一个有Ｍ列的加法模块，除最后一列做２ＭＮ－２Ｎ＋１次加法外，其余列做（Ｍ－１）（２Ｎ－１）次加法； 所述的乘／加模块，与插值间隔输入、加法器模块和数据输出相连，是一个乘法器和加法器成对出现的计算单元，即一个计算单元包括一个 乘法器和一个加法器，共有Ｍ个计算单元； 所述第一延时模块和系数模块构成的Ｍ－１个ＦＩＲ滤波器，且第一个ＦＩＲ滤波器的抽头个数小于等于Ｎ，其余Ｍ－２个ＦＩＲ滤波器的抽头个数小于等于２Ｎ－１。...
【技术特征摘要】
1.一种多项式插值装置，其特征在于包括：第一延时模块、系数模块、第二延时模块、加法器模块、乘/加模块，其中：所述的第一延时模块，与数据输入和系数模块分别相连，是一个有M-1行的延时模块，除第一行的延时个数为N-1外，其余各行的个数为2N—1，总共有大小为2MN-3N-M+1个延时单元，其中M是插值器的最高次幂即阶数，N为插值器的长度；所述的系数模块，与第一延时模块和第二延时模块分别相连，是一个有M-1行的系数模块，除最后一行的系数个数为N外其余各行的系数个数都为2N；所述的第二延时模块，与系数矩阵和加法器模块相连，是一个有N+2列的延时模块，且每列分别有2N-1，2N-3，…，5，3，1，1个延时单元的延时模块，总数为N2+1个延时单元；所述的加法器模块，与第二延时模块和乘/加模块相连，是一个有M列的加法模块，除最后一列做2MN-2N+1次加法外，其余列做(M-1)(2N-1)次加法；所述的乘/加模块，与插值间隔输入、加法器模块和数据输出相连，是一个乘法器和加法器成对出现的计算单元，即一个计算单元包括一个乘法器和一个加法器，共有M个计算单元；所述第一延时模块和系数模块构成的M-1个FIR滤波器，且第一个FIR滤波器的抽头个数小于等于N，其余M-2个FIR滤波器的抽头个数小于等于2N-1。2、根据权利要求1所述的多项式插值装置，其特征是，所有系数的取值范围为[-0.5，0.5]。3、一种对权利要求1所述的多项式插值装置的多项式插值分支转置装置，其特征在于，包括：系数模块、第三延时模块、第四延时模块、加法器模块、乘/加模块，其中：所述的系数模块，与数据输入和第三延时模块分别相连，是一个有M-1行的系数模块，除最后一行的系数个数为N外其余各行的系数个数都为2N；所述的第三延时模块，与系数模块和第四延时模块分别相连，是一个有M-1行的延时模块，除第一行的延时个数为N-1外，其余各行的个数为2N—1，总共有大小为...
【专利技术属性】
技术研发人员：熊箭，归琳，刘勃，李四，孙军，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：31[中国|上海]
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