一种用于串行ＡＴＡ（ＳＡＴＡ）接口的发送器，其特征在于，包括： 发送器电路，它具有差分输出；以及 阻抗匹配电路，它包括： 一对电阻器，一个所述电阻器和发送器电路的每个差分输出串联； 一对电阻器阵列，一个所述阵列和每个所述串联电阻器并联，每个所述阵列具有多个可选择的电阻器； 校准电路，它耦合到所述可选择的电阻器从而选择每个阵列中电阻器将其并联耦合到各个串联电阻。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及阻抗校准电路，尤其涉及用于串行ATA(SATA)发送器的阻抗校准电路。
技术介绍
当前的计算机使用并行ATA硬盘驱动器和其它外围设备，它们通过40或80线的带状电缆连接到控制器。该并行总线接口在数据传输速率为133MB/sec时达到其性能极限。该接口将由串行ATA代替，串行ATA处理除了具有更高的数据传输速率，还将使用更低的电压信号。SATA接口使用4个导体的电缆代替80个导体的带状电缆。因此消除了和带状电缆有关的问题，即在计算机机箱内阻断气流和在装配期间折叠问题。数据以串行形式发送，如具有250mV信号振幅的差分信号对，它远远小于用于并行ATA接口的3或5伏的信号振幅。SATA接口将初始具有150MB/sec的数据传输速率，用于串行数据传输需要1.5Gbps的速度。第二和第三代数据传输速率将是300MB/sec和600MB/sec，所需的传输速度分别是3.0Gbps和6.0Gbps。将外围设备连接到控制器的电缆的阻抗随所用的电缆类型而不同。此外，外围设备中的接收器电缆的输入阻抗可以在外围设备的制造期间改变。在用于SATA装置的数据传输速度时信号反射噪声成为重要的问题并在紧接着的两代标准中将变得更加严重。在更低频率时，反射在一个时钟周期内衰减。在用于SATA的频率时，系统没有足够的时间等待信号反射噪声的衰减。因此，发送器和接收器阻抗的匹配更加关键。由于和并行ATA传输相比时传输信号的振幅更小使信号反射噪声问题进一步加重。从美国专利6,064,244可以知道，在阻抗匹配电路中使用上/下计数器。在该专利中，阻抗匹配是对于CMOS数字输出驱动器的p沟道上拉(pull-up)晶体管和n沟道下拉(pull-down)晶体管。专利技术概述本专利技术的一般目的是提供校准SATA发送器的技术。通过串行ATA(SATA)接口的发送器实现本专利技术的这个和其它目的及特点，该发送器包括具有差分输出的发送器电路和阻抗匹配电路。阻抗匹配电路具有一对电阻，一个电阻和每个发送器电路的差分输出串联。一对电阻阵列，一个阵列和每个串联电阻并联，每个阵列具有多个可选择的电阻。校准电路耦合到在每个阵列中选择电阻的可选择的电阻，它将和各个串联电阻并联耦合。本专利技术的另一个方面包括串行ATA(SATA)系统，它包括具有差分输出的发送器电路，差分输出的每个引线具有串联电阻。第一和第二电阻阵列并联耦合到各个一个串联电阻。发送线耦合到每个电阻阵列的输出节点，每个发送线都具有特性阻抗。具有输入阻抗的主机接收器耦合通过每个发送线。校准电路耦合到可选择的电阻器从而在将并联耦合到各个串联电阻器的每个电阻器阵列中选择电阻器，由此输出阻抗加以校正到发送线的AC阻抗和主机接收器的DC输入阻抗。通过校准串行ATA(SATA)发送器的输出阻抗的方法来提供本专利技术的另一个方面。在发送器差分输出的每个引线内提供电阻器，每个电阻器耦合到具有特性阻抗的发送线。提供和电阻器并联的电阻器阵列，每个阵列具有多个可选择的电阻器。从每个阵列中选择一个或多个电阻器来校准发送器的输出阻抗从而以最小误差与每个发送线的特性阻抗相匹配。本专利技术的又一个方面包括用于比较器的补偿校准电路。第一多路调制器将第一输入耦合到第一信号源和第一基准源之间的比较器。第二多路调制器将第二输入耦合到第二信号源和第二基准源之间的比较器。逻辑电路耦合到比较器的输出来检测其逻辑输出何时从全部逻辑1变成逻辑1和逻辑0的组合并用于测定逻辑1和逻辑0组合的中间点作为最小误差点。通过校正比较器内补偿的方法提供本专利技术的又一个方面。到比较器的第一输入耦合在第一信号源和第一基准源之间。到比较器的第二输入耦合在第二信号源和第二基准源之间。探测比较器的逻辑输出从全部逻辑1变化到逻辑1和逻辑0组合。将逻辑1和逻辑0组合内的中间点确定为最小误差点。附图概述附图说明图1是示出本专利技术概念的的示意图；图2是使用本专利技术的SATA发送器的示意图；图3A是示出当在线性标度内绘出的图2的电阻阵列264，266中的一个的电阻值而图3B示出对数标度上描绘的相同的电阻值；图4是图2的校准逻辑258的示意图5示出图2和4的电路的信号；以及图6示出图4中框436的信号。 具体实施例方式图1所示的电路实现了本专利技术的阻抗校准技术。通过多个并联电阻器102A，102B，102C…102N提供阻抗校准，其中N是整数。通过相应的晶体管104A，104B，104C…104N选择每个电阻器。电阻器的共用端连接到电压源而电阻器的选择端连接到电阻器106，电阻器106的另一引线接地。每个电阻器104A，104B，104C…104N分别用作由线108A，108B，108C…108N上的信号所控制的开关。这些信号是移位寄存器110的输出。也可以使用具有类似特性的另一种寄存器装置。晶体管104打开越多，阵列的阻抗就变得越小。移位寄存器110由触发器112A，112B，112C…112N组成，且由串行输入122连接到触发器112A。移位寄存器内每个触发器的输出连接到下一个触发器的输入而每个输出用作移位寄存器的输出。因此，触发器112A的输出连接到线108A，触发器112B的输出连接到线108B，触发器112C的输出连接到线108C而触发器112N的输出连接到线108N。触发器具有连接到信号LOGIC_CLK的共用时钟线116且还具有连接到信号CLR的共用复位线114。并联电阻器102和电阻器106连接处的节点由线140通过多路调制器136的“A”输入和多路调制器138的“B”输入连接到比较器130的输入。多路调制器136的“B”输入和多路调制器138的“A”输入连接到电阻器144和148之间的节点146。电阻器144的末端连接到正电压而电阻器148的末端接地。线132和134上的多路调制器136、138的输出分别由线124上的信号SELECT_A选择。线132上的多路调制器136的输出被提供到比较器130的倒相输入而线134上的多路调制器138的输出被提供到比较器130的非倒相输入。比较器具有差分输出126、128，它们依次分别是到多路调制器120的“A”和“B”输入。到被选作线122上输出的多路调制器120的输入，并由线124上的信号SELECT_A控制。如果假定信号SELECT_A施加到多路调制器126、136、138来选择“A”输入，则节点146的电压施加到比较器130的非倒相输入而线140上的电压被施加到比较130的倒相输入。随后，比较器130比较这两个电压来产生逻辑输出，该逻辑输出通过多路调制器120被提供到移位寄存器110的串行输入122。当线140上的电压比节点146上的电压高时，这是当电阻器102阵列和电阻器106的阻抗比小于电阻器144和148的阻抗比时产生的，则移位寄存器110在线116上的每个时钟脉冲LOGIC CLK处接收逻辑零信号。这将关闭更多的晶体管104来增加阵列的阻抗。相反地，当线140上的电压低于节点146的电压时，移位寄存器将接收一串逻辑一，它将用来打开更多的晶体管104，从而将降低阵列的阻抗。电路将在信号LOGIC_CLK的N周期内稳定，完成阻抗的校准。如果移位寄存器110初始由线114上的信号CLR复位，则可以减少电路完成阻抗校正所需的时间本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：池奥孝幸，莲沼隆，难波健治，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：
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