用于可编程逻辑设备的双增益环路电路制造技术

技术编号:3418958 阅读:150 留言:0更新日期:2012-04-11 18:40
环路电路(PLL或DLL)使用双增益压控组件(VCO或VCDL)来实现抖动降低的相位(和频率)锁定。粗调控制反馈通路包括用于实现适当锁定的检测器。此通路工作在一较宽范围内,因此用较高的增益馈送VCO或VCDL输入。然而,一旦实现粗调锁频在该通路上的输入被固定,因此这不会助长抖动。精调通路包括其输出精细调谐所述锁定的检测器。尽管此通路容易受到干扰,但由于其工作范围相对要小,所以其VCO或VCDL输入具有相对较低的增益。因此由于噪声放大该增益的抖动相对要小。所述环路电路可用于可编程逻辑设备,在这种情况下,可以由可编程值确定各种环路电路参数。

【技术实现步骤摘要】

本专利技术涉及一种降低抖动的双增益锁相环电路和延迟锁定环路电路,尤其是用于可编程逻辑设备中的这种电路。众所周知在可编程逻辑设备(“PLD”)上结合锁相环(“PLL”)电路或延迟锁定环路(“DLL”)电路。例如,使PLD适应各种输入/输出标准(其中一些需要很精确的高速时钟)已变得平常。提供这种时钟的一个方法是在PLD上提供PLL或DLL电路。为方便起见,适当时PLL和DLL将被通称为“环路电路”。基本PLL包括串联连接的相位频率检测器(“PFD”)、电荷泵、环路滤波器和压控振荡器(“VCO”)。所述输入或基准频率是所述PFD的一个输入。VCO的输出,即PLL的输出,也反馈到PFD的另一个输入上。如果没有将所述反馈信号锁定到所述输入基准信号,那么所述PFD输出将为一其正负表示所述输出是超前还是延后,其大小表示超前或延后的量的信号(电压)。该信号由所述电荷泵和环路滤波器滤波后被输入到所述VCO,从而使输出频率改变。最后,所述输出信号将锁定到所述输入基准值信号的相位。在这个简单的例子里,所述输出信号也将锁定到所述输入基准值信号的频率,但在大多数PLL中,PLL的输入和输出计数器用来分频所述输入频率,而在所述反馈环路中的计数器/除法器用来倍乘所述输入频率。因而所述输出信号的频率可以是所述输入频率的任何合理倍数,但是被锁相到所述输入频率。然而,VCO通常有显著的电压增益,该电压增益可以和其工作的频率范围有关。结果,由工艺、温度和供电波动或其他噪声源引起的所述输入和反馈信号的轻微变化,被所述PLL极大地放大了,结果导致通常称为“抖动”的输出信号变化。例如,使用90纳米集成电路技术构造PLL,为此所最小预期频率是fmin=300MHz,最大预期频率是fmax=1000MHZ, 供电电压是Vcc=1.2V,和设备饱和电压是VDSsat=0.2V,VCO增益、KVCO可以这样估算KVCO=(fmax-fmin)/(Vcc-2VDSsat)=(1000-300)/(1.2-0.4)=875MHz/V。因此,即使输入信号有1毫伏的变化可以导致输出频率近乎1MHz的变化。迄今所涉及的电压范围通常是相同的范围,所述增益实际是要求工作范围的函数,这由特定的应用决定。对DLL来说情况是类似的。基本DLL包括串联连接的相位检测器(“PD”)、电荷泵、环路滤波器和压控延迟线(“VCDL”)。输入或基准信号是所述PD的一个输入。VCDL的输出也反馈到所述PD的另一个输入上。如果所述反馈信号的相位没有锁定到所述输入基准信号的相位,那么所述PD的输出将是一其正负表示所述输出是超前还是延后,其大小表示超前或延后的量的信号(电压)。该信号由所述电荷泵和环路滤波器滤波后输入到所述VCDL,延迟其输出并使其相位改变。最后,所述输出信号将锁定到所述输入基准信号的相位上。不像PLL,DLL并不影响信号的频率,输出频率将自动匹配输入频率。然而,像VCO一样,VCDL也可以有显著的电压增益。因此,就像PLL一样,由工艺、温度和供电波动或其他噪声源引起的所述输入和反馈信号的轻微变化,可能被所述DLL极大地放大,因此导致输出信号抖动。希望能降低所述环路电路的抖动,而与环路工作范围无关。尤其希望能够以可编程的方式来控制所述抖动。
技术实现思路
本专利技术能够通过在环路滤波器中提供压控补偿组件,例如,在PLL中的压控振荡器或在DLL中的压控延迟线来减少环路滤波器的抖动,所述压控补偿组件具有低增益输入和高增益输入,和两个独立的反馈通路,其中一个馈送高增益输入,另一个馈送低增益输入。高增益粗调反馈通路优选包括在PLL情况下是频率检测器(“FD”),在DLL情况下是相位检测器(“PD”),和用于向所述补偿组件的高增益输入提供电压输入的数模转换器(“DAC”)。就PLL来说,所述电压用于粗略地将VCO锁定在正确的频率上(在不提供锁相的情况下,除非偶然)。锁频的粗略度优选地是可编程调整的。就DLL来说,所述电压用于粗略地将所述VCDL锁定在正确相位上(在DLL中,频率不是问题)。同样,锁相的粗略度优选地也是可编程调整的。一旦完成粗调锁定,优选地固定高增益输入并且优选地启动低增益精调反馈通路。低增益精调反馈通路优选包括,在PLL情况下是相位-频率检测器(“PFD”),在DLL情况下是第二PD;以及在环路电路中通常提供的电荷泵和环路滤波器;在PLL情况下提供对所述输出频率的精调,而且在PLL或DLL中提供相位调整。然而,所述由低增益精调反馈通路馈送的补偿组件输入优选具有比通过粗调反馈通路馈送的输入更低的增益。所以,在反馈信号中的相同变化(例如,如果有供电波动很宽的设备),所述低增益精调反馈通路对输出相位(在PLL情况下是频率)的影响,要比在PLL情况下,所述高增益粗调反馈通路对输出频率或在DLL情况下输出相位的影响要小得多,同理也比在传统环路电路的输出相位(和频率)的影响要小得多。此外,可以选择电荷泵和环路滤波器的滤波特性以更好的处理在所述精调反馈通路中预计的各种变化。例如,可以使电荷泵电流比在传统的环路电路中的电荷泵电流小得多。双增益VCO或VCDL可以由电流控制振荡器(“CCO”)或电流控制延迟线(“CCDL”)而构成,带有两个不同的电压-电流转换器(“V/IS”),一个较高增益一个较低增益分别用于所述高增益和低增益信号通路。所述两个V/Is的增益可以是固定的,但优选至少其中一个如下面细节所描述是可控制的或可编程的。依照本专利技术,提供具有用于接收基准信号的输入端和用于输出锁定到所述基准信号的输出信号的输出端的环路电路。所述环路包括用于产生所述输出信号的补偿组件。高增益粗调反馈通路馈送所述补偿组件,接受基准信号和输出信号作为输入,以使补偿组件驱使所述输出信号在所述基准信号的预定变化内。低增益精调反馈通路也馈送所述补偿组件,接受基准信号和输出信号作为输入,并在粗调反馈通路使所述补偿组件驱使输出信号在基准信号的预定变化内之后,使补补偿组件驱使输出锁定基准信号。所述环路电路可以是锁相环,在此情况下所述补偿组件包括用于产生输出频率的振荡器,所述基准信号是基准频率信号,并且所述输出信号具有输出频率和输出相位。高增益粗调反馈通路接受所述基准频率和输出频率作为输入,并使振荡器驱使所述输出频率在基准频率预定变化内。所述低增益精调反馈通路接受所述基准频率和输出频率作为输入,并在所述粗调反馈通路使所述振荡器驱使输出频率在所述基准频率预定变化内之后,使得振荡器驱使输出为锁定到基准频率的相位频率。所述环路电路也可以是延迟锁定环路,在这种情况下,补偿组件包括用于产生相延迟输出信号的控制延迟线(controlled delay line)。所述基准信号具有输入相位,并且所述输出信号具有输出相位。高增益粗调反馈通路接受基准信号和输出信号作为输入,并使所述控制延迟线驱使输出相位在输入相位预定变化内。低增益精调反馈通路接受的基准频率和输出频率作为输入,并在所述粗调反馈通路使控制延迟线驱使输出相位在输入相位预定变化内之后,使得所述控制延迟线驱使输出到锁定基准输入信号的相位。附图说明考虑以下详细说明,连同附图将阐述本专利技术的上述及其它优点,其中在所有附图中同样的参考符号代表同样的部分。其中图1是依照本专利技术的锁本文档来自技高网
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【技术保护点】
一种具有用于接收基准信号的输入端和用于输出锁定到所述基准信号的输出信号的输出端的环路电路,包括:补偿组件,用于产生所述输出信号;高增益粗调反馈通路,用于馈送所述补偿组件,所述高增益粗调反馈通路接受所述基准信号和所述输出信号作 为输入,并使所述补偿组件驱使所述输出信号在所述基准信号的预定变化内;和低增益精调反馈通路,用于馈送所述补偿组件,所述低增益精调反馈通路接受所述基准信号和所述输出信号作为输入,并在所述粗调反馈通路使所述补偿组件驱使所述输出信号在所述基 准信号的预定变化内之后,使所述补偿组件驱使所述输出锁定到所述基准信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员:格里高利斯塔尔
申请(专利权)人:阿尔特拉公司
类型:发明
国别省市:US[美国]

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