动态逻辑归零锁存器、锁存方法与动态锁存电路技术

本发明专利技术是关于一种动态逻辑归零锁存器、锁存方法与动态锁存电路，该动态逻辑归零锁存器，包括一响应时钟信号的互补运算器件对，一动态运算电路，一延时反向逻辑和一锁存逻辑。其中，动态运算电路是耦接互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能。延时反向逻辑是接收时钟信号，并且将时钟信号进行延时和反向而输出一运算完成信号。而锁存逻辑是响应运算完成信号和预充电节点的状态，以在时钟信号的有效缘和运算完成信号的跳变缘间的运算周期内，依据预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将输出节点归零。

【技术实现步骤摘要】

本专利技术涉及一种锁存电路，特别是涉及一种可以显著地降低数据输出的时间并用于逻辑运算中的动态逻辑归零锁存器、锁存方法与动态锁存电路。
技术介绍
在管道体系结构中，随着每一个阶段逻辑运算复杂程度的增加，整个管道的复杂程度也在增加。同时，由于速度是管道结构的一个关键因素，越来越多的工作需要在每个环节中用越来越少的时间来完成。为了在规定的时间内完成任务，人们开发了许多技术。其中典型的是把工作分配到各个环节，然后在后面的环节中减少输入信号需要的设定时间，以使前一环节有足够的时间完成逻辑运算工作。然而这种技术只是在复合/之后的环节中，补偿了执行逻辑运算所需要的时间。换句话说，习知的技术只是处理了目前使用在管道系统中执行复杂的逻辑运算所引起的问题。然而，真正的问题在于目前的逻辑运算电路(多路复用器，编码器、译码器、位比较器等)产生输出的时间耗费太长。逻辑运算电路具有设定时间和保持时间的组合，是用于其输入数据，并且逻辑运算电路还具有时钟到输出时间的特色。一个特定的逻辑电路的“速度”是以它的数据到输出时间来决定的，它等于设定时间和时钟到输出时间的总和。在管道系统中，每个环节中慢速逻辑运算单元导致的延迟最后会累加起来，这就使整个系统的运行速度比预想中的还要慢。由此可见，上述现有的逻辑运算电路在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决逻辑运算电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。有鉴于上述现有的逻辑运算电路存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的动态逻辑归零锁存器、锁存方法与动态锁存电路，能够改进一般现有的逻辑运算电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，提供一种新型结构的动态逻辑归零锁存器，所要解决的技术问题是使其可以提高系统的操作速度，从而更加适于实用。本专利技术的另一目的在于，提供一种新型结构的动态锁存电路，所要解决的技术问题是使其可以实现不同的逻辑功能，从而更加适于实用。本专利技术的再一目的在于，提供一种新的动态逻辑归零锁存方法，所要解决的技术问题是使其可以提高系统操作的速度，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种动态逻辑归零(RTZ)锁存器，其包括一互补运算器件对，用以响应一时钟信号；一动态运算电路，耦接该互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能；一延时反向逻辑，是接收该时钟信号，并将该时钟信号进行延时和反向而输出一运算完成信号；一锁存逻辑，是响应该运算完成信号和该预充电节点的状态，以在该时钟信号的有效缘和该运算完成信号的跳变缘间的一运算周期内，依据该预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将该输出节点归零。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的动态逻辑归零锁存器，其中所述的互补运算器件对包括一P沟道器件，其门极耦接该时钟信号，其漏极和源极是耦接在一电压源和该预充电节点之间；以及一N沟道器件，其闸级是接收该时钟信号，其漏极和源极则耦接在该动态运算电路和接地之间。前述的动态逻辑归零锁存器，其中所述的延时反向逻辑是由多数个反向器所串接而成。前述的动态逻辑归零锁存器，其中所述的锁存逻辑包括一N沟道过渡器件，其门极是接收该运算完成信号，而其漏极和源极则耦接在该预充电节点和一上拉控制节点之间；第一P沟道上拉器件，其门极是接收该运算完成信号，而其漏极和源极耦接在一电压源和该上拉控制节点之间；第二P沟道上拉器件，其门极耦接该上拉控制节点，而其漏极和源极耦接在该电压源和该输出节点节点之间；以及一N沟道下拉器件，其门极耦接该上拉控制节点，而其漏极和源极则耦接在该上拉控制节点和接地之间。前述的动态逻辑归零锁存器，更包括一附加逻辑和一附加互补逻辑，其中该附加逻辑耦接该电压源和该第二P沟道上拉器件之间，而该附加互补逻辑耦接在该输出节点和地之间，且该附加逻辑和该附加互补逻辑是共同操作用来防止该输出节点的特定的状态。前述的动态逻辑归零锁存器，更包括一无足锁存多米诺电路，其输入是耦接该输出节点和一寄存器输出节点，用以提供一寄存器输出信号。前述的动态逻辑归零锁存器，其中所述的无足锁存多米诺电路包括一第一P沟道器件，其门极耦接该时钟信号，而其漏极和源极则耦接在一电压源和一控制节点之间；一第一N沟道器件，其门极耦接该输出节点，而其漏极和源极耦接在该控制节点和地之间；一第一保持电路，是耦接该控制节点；一第二P沟道器件，其门极耦接该控制节点，而漏极和源极耦接在该电压源和该寄存器输出节点之间；一第二保持电路，耦接该寄存器输出节点；一第二N沟道器件，其门极接收该时钟信号，而其漏极和源极则耦接在该寄存器输出节点和一中间节点之间；以及一第三N沟道器件，其门极接该控制节点，而漏极和源极则耦接在该中间节点和地之间。本专利技术的目的及解决其技术问题还采用以下的技术方案来实现。依据本专利技术提出的一种动态锁存电路，其包括一动态电路，在一时钟信号为低时对至少一预充电节点进行预充电，而在该时钟信号为高时，对一逻辑功能进行运算来控制该预充电节点的状态；一延时反向器，接收该时钟信号，并提供一延时反向时钟信号；以及一锁存电路，耦接该动态电路和该延时反向器，以在开始于该时钟信号的上升缘，而结束于该延时反向信号接下来的下降缘的一运算周期内，依据该预充电节点的状态而决定一输出节点的状态，并在其它的时间控制该输出节点的逻辑状态为零。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的动态锁存电路，其中所述的动态电路包括一上拉器件，耦接至一第一预充电节点，以在该时钟信号变低时，对该第一预充电节点进行预充电；一逻辑电路，耦接到该第一预充电节点，用以对该逻辑功能进行运算；以及一下拉器件，耦接到该逻辑电路，当该时钟信号变高时，使该逻辑电路对该逻辑功能进行运算。前述的动态锁存电路，其中所述的锁存电路包括一过渡器件，当该延时反向时钟信号为高时，将一第二节点连接至该预充电节点；一第一上拉器件，当该延时反向时钟信号为低时，将该第二节点的状态拉高；一第二上拉器件，当该第二节点的状态为低时，把该输出节点的状态拉高；以及一下拉器件，当该第二节点的状态为高时，把该输出节点的状态拉低。前述的动态锁存电路，其中所述的延时反向器是由多数个反向器串接而成。前述动态锁存电路，更包括一无足多米诺电路，是耦接该输出节点，用以提供对应的寄存器输出。前述的动态锁存电路，更包括多数个动态电路，而每一个该些动态电路是分别对应接收多个输入信号其中之一，并分别对应对多数个预充电节点其中之一预充电；以及多数个锁存电路，而每一该些锁存电路是分别对应耦接至至该些动态电路其中之一，用以接收对应的输入信号，且每一该些锁存电路的输出都以“线或”的方式耦接到该输出节点。前述的动态锁存电路，其中每一该些多个动态电路都包括一第一P沟道器件，其门极接收该时钟信号本文档来自技高网...

【技术保护点】
一种动态逻辑归零（ＲＴＺ）锁存器，其特征在于其包括：一互补运算器件对，用以响应一时钟信号；一动态运算电路，耦接该互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能；一延时反向逻辑，是接收该时 钟信号，并将该时钟信号进行延时和反向而输出一运算完成信号；一锁存逻辑，是响应该运算完成信号和该预充电节点的状态，以在该时钟信号的有效缘和该运算完成信号的跳变缘间的一运算周期内，依据该预充电节点的状态来决定一输出节点的逻辑状态，并且在 两个运算周期之间将该输出节点归零。

【技术特征摘要】
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【专利技术属性】
技术研发人员：詹姆士R蓝佰格，
申请(专利权)人：智权第一公司，
类型：发明
国别省市：US[美国]