逻辑运算电路、逻辑运算装置及逻辑运算方法制造方法及图纸

提供一种能够使用强电介质电容进行数据逻辑运算的逻辑运算电路和逻辑运算方法。逻辑运算电路（１）具备强电介质电容（ＣＦ１、ＣＦ２）、晶体管（ＭＰ）。强电介质电容（ＣＦ１）保持着逻辑算子所对应的极化状态Ｐ１。在运算、存储动作时，在强电介质电容（ＣＦ１）的第１端子（３）和第２端子（５）上分别施加第１运算数据ｙ１＝１所对应的电源电位Ｖｄｄ和第２运算数据ｙ２＝０所对应的接地电位ＧＮＤ。由此，强电介质电容（ＣＦ１）的极化状态移至Ｐ４。Ｐ４所对应的残留极化状态为Ｐ２。对于ｙ１和ｙ２的组合（０－０，０－１，１－０，１－１），残留极化状态为Ｐ１，Ｐ１，Ｐ２，Ｐ１。在以后的读出动作中，通过晶体管（ＭＰ）得到对应于该残留极化状态的输出。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及逻辑运算电路和逻辑运算方法，特别涉及使用了强电介质电容等非易失性存储元件的逻辑运算电路、逻辑运算装置以及逻辑运算方法。
技术介绍
众所周知，作为使用了强电介质电容的电路，有非易失性存储器。通过使用强电介质电容，所以能够实现用低电压可改写的非易失性存储器。但是，在以往的电路中，虽然也能够存储数据，但还不能进行数据的逻辑运算。
技术实现思路
本专利技术目的在于解决以往使用强电介质电容电路中存在的上述问题，提供一种能够使用强电介质电容等非易失性存储元件，进行数据逻辑运算的逻辑运算回路、逻辑运算装置及逻辑运算方法。依据本专利技术的逻辑运算电路具备第1强电介质电容、第1和第2信号线、和运算结果输出部。第1强电介质电容能够保持规定逻辑算子所对应的极化状态，并具有第1和第2端子。第1和第2信号线能够在保持了逻辑算子所对应的极化状态的第1强电介质电容的第1和第2端子上分别施加第1和第2运算数据，并分别与第1和第2端子连接。根据施加2个运算数据而得到的第1强电介质电容的极化状态，输出有关逻辑算子的第1和第2运算数据的逻辑运算结果，并连接在第1信号线上。依据本专利技术的逻辑运算电路，具备第1强电介质电容，其具有第1和第2端子；第1和第2信号线，其分别与第1和第2端子连接；第2强电介质电容，其具有连接在第1信号线上的第3端子，和连接在第1基准电位上的第4端子；和输出用晶体管。该输出用晶体管具有连接在第1信号线上的控制端子、和将输入到控制端子的控制信号所对应的输出信号输出的输出端子，作为控制信号，当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF，当施加比该阈值电压更接近第2基准电位的电位时成为ON。该逻辑运算电路构成为进行以下的动作。即，该逻辑运算电路通过将第1和第2信号线分别连接在第1基准电位和第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位，在上述第1强电介质电容上生成规定逻辑算子所对应的极化状态。该逻辑运算电路，然后，通过在第1和第2信号线上分别施加第1和第2运算数据，将第1强电介质电容的极化状态，作为逻辑算子、第1及第2运算数据这3个要素的组合所对应的极化状态。该逻辑运算电路，然后，通过将第1和第2信号线均连接在第1基准电位，在第1强电介质电容的残留极化状态不发生变化，将第1信号线预充电到第1基准电位。该逻辑运算电路，然后，解除施加在第1信号线上的电压，同时将第2信号线连接到第2基准电位，对应此时发生在第1信号线上的电位，将出现在输出用晶体管的输出端子上的输出信号，作为关于逻辑算子的第1和第2运算数据的逻辑运算结果而得到。依据本专利技术的逻辑运算电路，具备非易失性存储元件，其保持对应于规定逻辑算子的非易失状态，具有第1和第2端子；和运算结果输出部，根据通过在非易失性存储元件的第1和第2端子上分别施加作为二值数据的第1和第2运算数据y1和y2而得到的非易失性存储元件的状态，作为二值数据的运算结果数据z输出有关逻辑算子的第1和第2运算数据y1和y2的逻辑运算结果；该逻辑运算电路构成为采用二值数据的状态数据s表现规定逻辑算子所对应的非易失状态时，运算结果数据z实质上满足z＝/s AND y1 NAND/y2 OR s AND(y1 NOR y2)的关系式。依据本专利技术的逻辑运算电路，具备非易失性存储元件，其保持规定逻辑算子所对应的非易失状态；和运算结果输出部，其根据通过在非易失性存储元件上分别施加第1和第2运算数据而得到的非易失性存储元件的状态，输出关于逻辑算子的第1和第2运算数据的逻辑运算结果，并与非易失性存储元件的第1端子连接。依据本专利技术的逻辑运算方法，具备在具有第1和第2端子的第1强电介质电容上保持规定逻辑算子所对应的极化状态的步骤；在保持了逻辑算子所对应的极化状态的第1强电介质电容的第1和第2端子上分别施加第1和第2运算数据的步骤；和根据通过施加2个运算数据而得到的第1强电介质电容的极化状态，获得依据逻辑算子的第1和第2运算数据的逻辑运算结果的步骤。本专利技术的特征，如上述那样虽然可以全面展示，但其构成和内容，与目的和特征一起，在参考附图的情况下可以通过以下的说明而更加清楚。附图说明图1是表示本专利技术一实施方式的逻辑运算电路1的电路图。图2是表示逻辑运算电路1动作的时序图。图3A、图3B是分别表示在复位动作时逻辑运算电路1的状态和强电介质电容CF1的极化状态图。图4A、图4B是分别表示在运算、存储动作时的逻辑运算电路1的状态和强电介质电容CF1的极化状态图。图5A、图5B是分别表示在存储保持动作时的逻辑运算电路1的状态和强电介质电容CF1的极化状态图。图6A、图6B是分别表示在读出动作时逻辑运算电路1的状态和强电介质电容CF1的极化状态图。图7A是表示在逻辑运算电路1中进行成为ML＝y1 NAND/y2的逻辑运算时，第1运算数据y1、第2运算数据y2、输出线ML的值之间关系的表。图7B是表示进行成为ML＝y1 NOR/y2逻辑运算时，第1运算数据y1、第2运算数据y2、输出线ML的值之间关系的表。图8A是表示逻辑运算电路1的框图。图8B是表示使用了逻辑运算电路1的串联加法器21的框图。图9表示采用逻辑运算电路1实现图8B所示的串联加法器21时的电路图。图10是表示分别施加在构成第1块BK1的逻辑运算电路和构成第2块BK2的逻辑运算电路的控制信号的时序图。图11是表示采用图1所示的逻辑运算电路1的串并联型流水线乘法器的构成一例的框图。图12表示流水线乘法器141动作的说明图。图13是表示流水线乘法器141的第2级运算部141b的构成框图。图14是表示第2级运算部141b的构成逻辑电路图。图15A是表示使用TMR元件151作为非易失性存储元件时，逻辑运算电路一部分平面示意图。图15B、图15C分别表示在图15A的截面b-b、截面c-c的截面图。图16A～图16D表示在写入动作时流入到输入线167、169的电流IC1、IC2的方向和强磁性层163磁化方向的变化之间关系的说明图。图17A、图17B表示根据存储在TMR元件151中的数据，控制晶体管MP的方法(读出动作方法)的说明图。具体实施例方式图1是表示本专利技术一实施方式的逻辑运算电路1的电路图。逻辑运算电路1具备第1强电介质电容CF1、作为负载元件的第2强电介质电容CF2、作为输出用晶体管的晶体管MP、晶体管M1、M2、M3、M4。第2强电介质电容CF2和晶体管MP，构成运算结果输出部。晶体管MP、M1、M2、M3、M4，均为N沟道MOSFET(金属—氧化物—半导体场效应晶体管)。强电介质电容CF1的第1端子3接在第1信号线7上，第2端子5接在第2信号线9上。第1信号线7，连接晶体管MP的控制端子的栅极端子。强电介质电容CF2的第3端子11连接在第1信号线7上，第4端子13连接在第1基准电位的接地电位GND上。第1信号线7，通过晶体管M1连接到第1位线BY1，同时通过晶体管M3连接到接地电位GND上。第2信号线9，通过晶体管M2接到第2位线BY2上，同时通过晶体管M4接到第2基准电位的电源电位Vdd上。晶体管M1、M2的栅极端子，一起接在反相时钟线/CLK。晶体管M3、M4的栅极端子分别接在复位线RS、时钟线CLK上。另外，只要不特别事先指本文档来自技高网...

【技术保护点】
一种逻辑运算电路，其特征在于，具备：　　　　第１强电介质电容，其能够保持规定逻辑算子所对应的极化状态，并具有第１和第２端子；　　　　第１和第２信号线，其能够在保持了所述逻辑算子所对应的极化状态的所述第１强电介质电容的所述第１和第２端子上分别施加第１和第２运算数据，并分别与所述第１和第２端子连接；和　　　　运算结果输出部，根据施加所述２个运算数据而得到的所述第１强电介质电容的极化状态，输出有关所述逻辑算子的所述第１和第２运算数据的逻辑运算结果，并连接在所述第１信号线上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：龟山充隆，羽生贵弘，木村启明，藤森敬和，中村孝，高须秀视，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]