逻辑运算电路、逻辑运算装置及逻辑运算方法制造方法及图纸

提供一种使用强电介质电容能够进行数据逻辑运算的逻辑运算电路和逻辑运算方法。逻辑运算电路（１）具备强电介质电容（ＣＦ）、晶体管（ＭＰ）。强电介质电容（ＣＦ）保持着第１运算数据（ｙ）所对应的极化状态Ｐ１（ｙ＝１）或者Ｐ２（ｙ＝０）。在运算动作时，在强电介质电容（ＣＦ）的第１端子（３）预充电到电源电位（Ｖｄｄ）之后，将第２运算数据（ｘ）所对应的电位即接地电位（ＧＮＤ，ｘ＝１）或者电源电位（Ｖｄｄ，ｘ＝０），通过位线（ＢＬ），施加在第２端子（５）上。根据适当设定晶体管（ＭＰ）的阈值电压（Ｖｔｈ），对ｙ和ｘ的组合（０－０，０－１，１－０，１－１），晶体管（ＭＰ）为（ＯＮ、ＯＮ、ＯＮ、ＯＦＦ）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及逻辑运算电路和逻辑运算方法，特别涉及使用了强电介质电容等非易失性存储元件的逻辑运算电路、逻辑运算装置以及逻辑运算方法。
技术介绍
众所周知，作为使用了强电介质电容的电路，有非易失性存储器。通过使用强电介质电容，所以能够实现用低电压可改写的非易失性存储器。但是，在以往的电路中，虽然也能够存储数据，但还不能进行数据的逻辑运算。
技术实现思路
本专利技术目的在于解决以往使用强电介质电容电路中存在的上述问题，提供一种能够使用强电介质电容等非易失性存储元件，进行数据逻辑运算的逻辑运算回路、逻辑运算装置及逻辑运算方法。依据本专利技术的逻辑运算电路，具备强电介质电容、第1信号线、第2信号线、运算结果输出部。强电介质电容能够保持第1运算数据所对应的极化状态，并具有第1和第2端子。第1信号线与强电介质电容的第1端子连接。第2信号线能够在保持了第1运算数据所对应的极化状态的强电介质电容的第2端子上施加第2运算数据，并与强电介质电容的第2端子连接。运算结果输出部，根据通过施加第2运算数据而得到的强电介质电容的极化状态，可以输出第1和第2运算数据的逻辑运算结果，并与第1信号线连接。依据本专利技术的逻辑运算电路，具备强电介质电容，其具有第1和第2端子；第1和第2信号线，其分别连接在第1和第2端子上；和输出用晶体管。输出用晶体管一种场效应型的输出用晶体管，具有连接在第1信号线上的栅极端子、和将输入到栅极端子的控制信号所对应的输出信号输出的输出端子，作为控制信号当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF，当施加比该阈值电压更接近第2基准电位的电位时成为ON。该逻辑运算电路按照进行以下动作那样构成。即，该逻辑运算电路通过将第1和第2信号线分别连接在第1基准电位和不同于该第1基准电位的第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位上，在强电介质电容上产生第1运算数据所对应的极化状态。该逻辑运算电路，然后通过将第1和第2信号线均连接在第2基准电位上，不会使强电介质电容的残留极化状态发生变化，将第1信号线预充电到第2基准电位。该逻辑运算电路，然后，解除施加到第1信号线上的电压，同时将第2信号线接在第2运算数据所对应的第1或者第2基准电位上，对应此时产生在第1信号线上的电位，将在输出用晶体管的输出端子上所出现的输出信号，作为第1和第2运算数据的逻辑运算结果而得到。依据本专利技术的逻辑运算电路，具备非易失性存储元件，其保持着作为2值数据的第1运算数据y所对应非易失状态，并具有第1和第2端子；和运算结果输出部，其根据通过在非易失性存储元件的第2端子上施加作为2值数据的第2运算数据x而得到的该非易失性存储元件的状态，将第1和第2运算数据y和x的逻辑运算结果作为2值数据的运算结果数据z输出，构成为运算结果数据z实质上满足z＝x AND y的关系式。依据本专利技术的逻辑运算电路，具备非易失性存储元件，其保持着第1运算数据所对应的非易失状态；运算结果输出部，其根据在非易失性存储元件上通过施加第2运算数据而得到的该非易失性存储元件的状态，将第1和第2运算数据的逻辑运算结果输出，并连接在非易失性存储元件的第1端子上。依据本专利技术的逻辑运算方法，具备在具有第1和第2端子的第1强电介质电容上，保持第1运算数据所对应的极化状态的步骤；将保持了极化状态的强电介质电容的第1端子充电到规定基准电位的步骤；和根据在让第1端子成为规定基准电位的强电介质电容的第2端子上通过施加第2运算数据而得到的强电介质电容的极化状态，获得第1和第2运算数据的逻辑运算结果的步骤。本专利技术的特征，如上述那样虽然可以全面展示，但其构成和内容，与目的和特征一起，在参考附图的情况下可以通过以下的说明而更加清楚。附图说明图1是表示本专利技术一实施方式的逻辑运算电路1的电路图。图2是表示逻辑运算电路1动作的时序图。图3A、图3B是分别表示在写入动作时逻辑运算电路1的状态和强电介质电容CF的极化状态图。图4A、图4B是分别表示在存储保持动作时和在运算动作的第1期OP1中逻辑运算电路1的状态和强电介质电容CF的极化状态图。图5A、图5B是分别表示在运算动作时的第2期OP2中逻辑运算电路1的状态和强电介质电容CF的极化状态图。图6A是表示在逻辑运算电路1中进行ML＝x AND y逻辑运算时，第1运算数据y、第2运算数据x、输出线ML的值之间关系的表。图6B是表示，进行ML＝x NOR y逻辑运算时，第1运算数据y、第2运算数据x、输出线ML的值之间关系的表。图7A是将图1所示的逻辑运算电路1用框图表示的图。图7B是表示使用了图1所示的逻辑运算电路1的联想存储器21的框图。图7C是以字电路Bi为例说明联想存储器21中字电路逻辑处理内容的图。图8表示采用逻辑运算电路1实现图7C所示的字电路Bi时的电路图。图9A和图9B是说明在实施方式1中强电介质电容CF、晶体管MP的诸特性关系的图。图9C是说明在另一实施方式中，强电介质电容CF不发生极化反相的临界条件的图。图10A是表示使用TMR元件151作为非易失性存储元件时，逻辑运算电路一部分的平面示意图。图10B、图10C分别表示图10A的截面b-b、截面c-c的截面图。图11A～图11D是说明在写入动作时，流入到输入线167、169的电流IC1、IC2的方向和强磁性层163磁化方向的变化关系图。图12A、图12B是表示基于存储在TMR元件151中的数据，控制晶体管MP的方法(读出动作的方法)的说明图。具体实施例方式图1是表示依据本专利技术一实施方式的逻辑运算电路1的电路图。逻辑运算电路1具备强电介质电容CF、作为输出用晶体管的晶体管MP、晶体管M1、M2。晶体管MP、M1、M2均为N沟道MOSFET(金属—氧化物—半导体场效应晶体管)。强电介质电容CF的第1端子3接在第1信号线7上，第2端子5接在第2信号线9上。第1信号线7，连接晶体管MP的栅极端子。第1信号线7，通过晶体管M1连接到板线PL，同时通过晶体管M2连接到第2信号线9上。晶体管M1、M2的栅极端子分别连接读写线RWL、字线WL上。晶体管MP的输入端子，通过晶体管M3接在第1基准电位的接地电位GND上。晶体管MP的输出端子连接在输出线ML上。输出线ML通过晶体管M4接在第2基准电位的电源电位Vdd上。晶体管M3、M4的栅极端子接在预置线PRE上。晶体管M3是N沟道MOSFET(金属—氧化物—半导体场效应晶体管)。晶体管M4是P沟道MOSFET(金属—氧化物—半导体场效应晶体管)。图9A、图9B是说明强电介质电容CF、晶体管MP的诸特性关系的图。该图9A、图9B，是表示在运算时的强电介质电容的极化状态的图5B的一部分放大图。图中，Vd第1基准电位的接地电位GND和第2基准电位的电源电位Vdd差值的绝对值，CG输出用晶体管MP的栅极电容，CFrev强电介质电容CF的反相方向平均电容，CFnon强电介质电容CF的非反相方向平均电容，Va1在第1运算数据y＝1(与强电介质电容CF的极化状态P1对应)、第2运算数据x＝1(与位线BL接到接地电位GND的状态对应)时，在输出用晶体管CG的栅极端子上生成的电位和第1基准电位的接地电位GND之间差值的绝对值，Va2在第1运算数据y＝0(与强电本文档来自技高网...

【技术保护点】
一种逻辑运算电路，其特征在于，具备：　　　　强电介质电容，其能够保持第１运算数据所对应的极化状态，并具有第１和第２端子；　　　　第１信号线，其与所述第１端子连接；　　　　第２信号线，其能够在保持了所述第１运算数据所对应的极化状态的所述强电介质电容的所述第２端子上施加第２运算数据，并与所述第２端子连接；和　　　　运算结果输出部，根据通过施加所述第２运算数据而得到的所述强电介质电容的极化状态，输出所述第１和第２运算数据的逻辑运算结果，并与所述第１信号线连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：龟山充隆，羽生贵弘，木村启明，藤森敬和，中村孝，高须秀视，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：JP[日本]